Sonics社のオンチップインターコネクトIP、
マルチch対応で高いメモリーアクセス効率を実現

[2008年08月号]

この記事を : 印刷する

ブックマーク

メールで送る

目次に戻る

　米Sonics社は2008年7月、マルチチャンネル対応により高いメモリー帯域幅を実現するオンチップインターコネクト（相互接続）用IP「SonicsSX」を発売した。デジタル家電機器などにおいて、HD（高品位）ビデオ信号処理を担うSoC（system on chip）のインターコネクト用途に向ける。

　これまで、Sonics社は「SMART Interconnectソリューション」ファミリとして、「SonicsMX」と「SonicsLX」のオンチップインターコネクト用IPを出荷していた。HDテレビや家庭用ゲーム機器、携帯電話機など合計2億5000万台以上の機器に同社のIPを内蔵したSoCが搭載されているという。

　新製品のSonicsSXは、SMART Interconnectソリューションファミリの最上位に位置する。従来製品が備える機能に加え、新開発のIMT（interleaved multichannel technology）技術や2Dブロックバースト、アドレスタイリングなどの機能を新たにサポートしており、メモリー帯域幅は最大で16ギガバイト/秒（データ幅が256ビットでバスクロックが533MHzの場合）を実現する。

　DRAMのアクセスバーストサイズは、DDR（double data rate）2方式の場合は32バイトである。デジタル家電機器をはじめとする多くの用途においても、メモリーへのアクセス単位は32バイトあるいはそれ以下となっている。一方、パソコンへの搭載が進む一般的なDDR3方式のSDRAM（synchronous DRAM）では、高いメモリー帯域幅が得られるものの、1つのアクセス単位が64バイトとなっている。デジタル家電機器などでそのままDDR3方式に移行すると、実際にやりとりされるデータアクセスのパターンなどを考慮すると、実質的なアクセス効率がDDR2方式を使った場合に比べて16％も低下してしまう。

　SonicsSXは、この課題を解決するインターコネクトIPである。そのマルチチャンネルアーキテクチャにより、例えばプロセッサモジュールとDDR3 SDRAMを接続する場合にバスを2チャンネルに分割すれば、チャンネル当たりのアクセスバーストサイズを32バイトにでき、アクセス効率を100％にすることが可能だという。SonicsSXは最大8チャンネルまで対応しており、高解像度のHDビデオ処理などに求められる高い帯域幅を実現できる。

　マルチチャンネル構成を利用して最大のパフォーマンスを得ようとすると、チャンネル間の負荷バランスが重要となる。一般的に複数のチャンネルを独立して配置する場合には、負荷バランスを均等にするためにソフトウエアあるいはIPコアによってチャンネルの管理などが行われる。そうすると、SoCの機能を拡張する場合や新規にチップを開発する場合に、アドレスマッピングやチャンネル構成を変更すると、その都度、ソフトウエアやIPコアも変更する必要があった。

　この問題に対し、SonicsSXでは、新たに開発したIMTにより、複数のチャンネルをインターリーブして、メモリーバンクにデータを自動的に振り分けてマッピングすることができる（図1）。しかも、インターリーブについては、例えば当初2チャンネルで開発し、その後4チャンネルに設計変更した場合でも、チャンネル間の負荷バランスが均等になるようにSonicsSX側で処理するため、ソフトウエアやIPコアを変更する必要はない。

図1　メモリーマップのマルチチャンネル対応
アドレス空間（a）に対して、単純なマルチチャンネル化の方法は、2つのチャンネルのアドレス空間をそれぞれ個別の領域に割り当てることだ（b）。これに対して、SonicsSXのマルチチャンネル処理は、それぞれのチャンネルのメモリー領域をインターリーブする（c）。それぞれのチャンネルへの振り分けや負荷分散はSonicsSXが自動的に実施する。

　SonicsSXは、2Dブロックバースト機能にも新たに対応した。マルチメディア系の処理では2D画像を扱うことが多いが、2Dブロックのバースト転送機能がない場合には、画像データに1ラインずつアクセスしていた。そのことが原因となって、DRAMへのアクセス効率が低くなっていた。

　さらに、SonicsSXではアドレスタイリング処理もサポートする。DRAMはバンクとページで構成されるが、2Dブロックのデータアクセスを行うと、ページの切り替えが頻繁に発生してアクセス効率が悪化してしまう。アドレスタイリング処理はこれを防ぐためのもので、DRAMの1次元アドレスを2Dブロックに適した形に再構成する。2Dブロックのバースト転送が2つのチャンネルにまたがる場合でも、IMTではデッドロックが発生しないようにする仕組みが用意されている。

　SonicsSXは、マルチコアプロセッサによる並列処理で必要となるキャッシュコヒーレンシ機能はサポートしていない。SonicsSXはOCP（open core protocol）ソケットに対応しており、OCPの標準化団体であるOCP-IP（OCP International Partnership Association）で、キャッシュコヒーレンシに関する検討がなされている。Sonics社は、その活動成果をベースとしてキャッシュコヒーレンシ機能をサポートしていく計画である。

（馬本隆綱）

連絡先：日本オフィス、03-6717-4590