NECエレクトロニクスは2008年6月、45nm/40nm世代のトランジスタ向けに、特性ばらつきを低減する新技術を開発した。トランジスタのゲート絶縁膜にハフニウムを用いてチャンネルに含まれる不純物濃度を低減しつつ、チャンネル構造の最適化を図ったことなどにより、閾（しきい）値電圧のばらつきを従来に比べて18％低減することに成功した。同社はこの技術を2008年度中に生産開始予定の40nm世代のすべてのチップに適用していく。

　トランジスタの閾値電圧は、チャンネル直下の不純物の総量によって決まるが、微細化が進むとその総量が減少し、閾値電圧のばらつきが大きくなる。例えば、45mn/40nm世代のトランジスタを使ったSRAMでは、閾値電圧がばらつくと書き込み/読み出し時の回路動作マージンがなくなり、書き込み時にデータが破壊して誤動作することがある。この誤動作を回避する手法の1つとして、LSIに外部から供給される基準電源とは別に、補助電源回路（アシスト回路）をチップ内にあらかじめ組み込む方法が考えられている。しかし、この方法だと内蔵するSRAMの容量が大きくなるに連れ、チップ面積が増加するという課題がある。

　また、一般的に閾値電圧のばらつきとチャンネル不純物の濃度の間には、チャンネルに含まれる不純物濃度が低すぎるとリーク電流が増え、逆にその濃度が高いとオン電流のばらつきが増大するという関係があった。このため、従来の手法だと、不純物の濃度によって閾値電圧のばらつきを最小に抑え、かつSRAMに最適な閾値電圧を実現することは難しいことがわかった。

　NECエレクトロニクスは、チャンネル不純物の濃度ではなく、ゲート酸化膜に用いたハフニウムの量でフラットバンド電圧を制御する技術を使って、トランジスタがオン状態になる閾値電圧のばらつきを低減する技術を開発した。試作したSRAMでは、閾値電圧のばらつきを抑えたことで、アシスト回路を用いなくても動作電圧や電流などの回路動作マージンが確保できることを実証した。今回開発した技術を使わない場合に比べて、SRAMを内蔵したSoC（system on chip）のチップ面積を約10％小さくできるという。

　NECエレクトロニクスは、ゲートのリーク電流を低減しつつ、高いオン電流を得るために、55nm世代からゲート絶縁膜にハフニウムを用いてきた。今回は閾値電圧を制御するためにハフニウムを利用し、ゲート絶縁膜の表面にのみハフニウムの層を形成した（写真1）。ハフニウムを導入することで、ゲート電極とシリコン基板との間に生じる電位差（仕事関数）が変化する。この変化によって、チャンネルに含まれる不純物濃度を制御しなくても閾値電圧を制御することが可能となった。この結果、閾値電圧のばらつきを最小に抑え、かつSRAMの動作に適した閾値電圧（例えば0.35V）を利用可能にすることができた。また、ハフニウムを利用したゲート絶縁膜の採用により、45nm/40nm世代のSRAMでアシスト回路がなくても動作電圧が0.95Vで安定して動作し、SRAMの歩留りを高められることがわかった。

　なお、今回の開発成果は2008年6月17日～20日に米国ホノルルで開催されたVLSIシンポジウム2008（2008 Symposium on VLSI Technology）で発表された。

（馬本 隆綱）

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