今回は、ΔΣ変調方式を利用したA-Dコンバータ（以下、ΔΣ型A-Dコンバータ）の内部動作の要点を解説するシリーズの最終回である。これまでの3回では、まず最初にA-Dコンバータの構成要素を大まかに説明した。その上で、その構成要素の1つであるΔΣ変調器（以下、変調器）の動作を周波数軸表現と時間軸表現の両面から考え、A-D変換に伴う量子化ノイズが高周波域に追いやられる（ノイズシェーピング）様子を説明した。構成面から見た変調器は積分器を含む負帰還系であり、また動作としてはオーバーサンプリングシステムである。続いて、変調器の後段で働くデジタルフィルタ（帯域制限フィルタとデシメーションフィルタ）の役割について説明した。このフィルタは、変調器からの1ビットのデータストリームに含まれる高周波ノイズを低減するとともに、間引き処理（デシメーション）によって出力のデータレートを低下させる。これら2つのモジュールの働きが、ΔΣ型A-Dコンバータの要点である。

　どのようなA-Dコンバータであれ、分解能は、A-D変換の結果得られるデジタルデータのビット数になる。ここで重要なのは、分解能と精度は同義ではないということだ。A-Dコンバータの出力において、ノイズの影響を含めて実質的に得られる精度は、「有効ビット数」と呼ばれるビット数換算の値で定義されることがある。ΔΣ型A-Dコンバータの有効ビット数は、変調器のオーバーサンプリングレート（F_S）と、本来のサンプリングレートである出力データレート（F_D）との比率、すなわちデシメーション比によって決まる。このデシメーション比は、本来のサンプリング周波数と変調器でのサンプリング周波数の比であるオーバサンプリング比の逆数だと言い換えることができる。オーバーサンプリング比は、一般的に4～32768程度の範囲の値をとる。

　図1に示す周波数分布を考えてみよう。今、出力データレートF_Dが変調器のオーバーサンプリングレートF_Sに比較してはるかに低いとする（図1（a））。信号成分は周波数0Hz～F_Dまでの範囲にあるわけだが、この条件であれば、出力データのノイズ成分に埋もれて精度が劣化することはない。言い換えると、この条件であればノイズレベルが低いので有効ビット数は高くなる。一方、図1（b）に示すように、出力データレートF_DがオーバーサンプリングレートF_Sに対して相対的に高い場合には、周波数0Hz～F_Dの間に含まれるノイズが多いことになり、有効ビット数が減少する。変調器の出力に含まれるノイズの大半が高周波領域に追いやられていても、F_Dが相対的に高ければその効果が得られないということだ。このようなデシメーション比と有効ビット数の関係は図1（c）のように表せる。

　有効ビット数を減らすことなく出力データレートを増大させる1つの方法は、変調器のオーバーサンプリングレートを上げることである。これは、ΔΣ型A-Dコンバータのマスタークロック周波数を上げれば実現可能なことではある。ただし、それに伴って、消費電力が増大するという問題が出てくる。また、ほとんどのΔΣ型A-Dコンバータは、正常動作が可能なサンプリングレートに限界がある。

　図1（c）に示すように有効ビット数はデシメーション比に大きく依存する。オーバーサンプリングレートを上げることなくデータレートを低く保ってデショメーション比を高くすれば、ΔΣ型A-Dコンバータの有効ビット数は向上する^{＊1)、＊2)}。