現在、一般的なIC設計においては、論理回路をハードウエア記述言語で記述する手法としてRTL（register transfer level）が主流となっている。それよりも記述の抽象度をより高めたESL（electronic system level）設計に移行すると言われ続けて20年近くが経過した。

　これまでに開発されてきたESL設計ツールは、設計時の制約が多いなどの理由から、簡単には使いこなせない。例えば、C言語などで記述された設計データからRTLコードを自動生成するESL設計ツールなどがあるが、チップのサイズや性能がある程度決められてしまうなどの理由から、実用レベルに達していないものが多いようだ。そのため、当初想定されていたよりも、ESL設計への移行が滞っている。

当社はデジタル信号処理回路に着目したESL設計向けのソフトウエア「Synplify DSP」を2年前に開発した。これは、米The MathWorks社の設計環境「MATLAB/Simulink」を使って開発/検証されたデジタル信号処理のアルゴリズム設計データから、論理合成ツールへの入力となるRTLコードを自動的に生成するためのソフトウエアである。出力されたRTLコードを、当社のFPGA向け論理合成ツール「Synplify Premier/Synplify Pro」に入力することにより、デジタル信号処理のアルゴリズム開発からFPGAへの回路実装までをシームレスに行うことが可能になる。

チップの設計者にとって使い勝手が良く、企業が実務ベースで十分に使いこなせる製品を目指した。これを実現するために、デジタル信号処理用の回路設計に特化した製品とした。

　従来のESL設計ツールの課題の1つは、柔軟性に欠ける点であった。これに対して、Synplify DSPは、システム設計者が要求するチップのサイズや性能などの条件を事前に設定すれば、出力するRTLコードをツール側で最適化してくれる。また、同ツールを介してMATLAB/SimulinkとSynplify Premier/Synplify Proを統合することによって、アルゴリズム設計を基に手作業でRTLコードを記述していた従来の手法に比べ、設計期間を月単位で大幅に短縮することも可能となる。

MATLAB/Simulinkはデジタル信号処理のアルゴリズムを開発している技術者の約70％が利用しているツールである。そのツールで開発されたアルゴリズム設計データを論理合成ツール用のRTLコードに自動変換できれば、人手でRTLコードを記述する際に発生するミスなどを防ぐことが可能だ。加えて、システム設計者の開発意図をそのまま回路設計側のツールに反映させることができる。つまり、システム設計者が考えた機能をそのまま製品レベルで実現することが可能となる。こうしたことから、MATLAB/Simulinkとの連携を実現しようと考えた。

2007年春にはSynplify DSPの「ASICエディション」も出荷を始めた。これを使うことで、ASICをターゲットにした他社の論理合成ツール向けにも、ASIC用に最適化されたRTLコードを出力することができる。これによって、システム設計者がMATLAB/Simulinkを使って開発したデジタル信号処理のアルゴリズム設計データを基に、FPGA向けとASIC向けのいずれの論理合成ツールにも直接RTLコードを出力できるようになった。

（聞き手＝馬本 隆綱）