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Sarnoff社がESD保護IPで日本市場に侵攻、
ESD対策の容易化と定量化を実現
[2008年02月号]
写真1 日本輸出大賞の受賞式の様子
右から日本輸出大賞を受賞したSarnoff社の代表を務めるKoen Verhaege氏、BLJCC会頭のJacques Bertrand氏、選考審査員の1人であるベルギー・ルクセンブルグ市場協議会会長の宮原賢次氏。
今回受賞したSarnoff社はIC向けのESD(electrostatic discharge)保護用IPポートフォリオ「TakeCharge」を提供している。これを用いることによって、ICのESD対策を従来の手法と比較して少ないスペースで定量的に行うことができるという。
日本輸出大賞の受賞理由は、年率50%の成長をここ数年続けていることと、日本市場に対して粘り強く努力して継続的に顧客を獲得していること、IC向けESD保護用IPを提供する唯一の会社という独自性を持つことなどである。
ESD保護用のIP
半導体製造プロセスの微細化が進むと、シリコン酸化膜の薄型化や配線の細線化/狭ピッチ化などが実現されるが、それに伴って、ICのESD耐性は大幅に低下する。そのため、チップ上ではESD対策に要する占有面積が増加してきている。例えば、既存のESD対策技術を用いた場合、180nmと45nmのプロセス技術における面積を比較すると、45nmのほうでは180nmの4倍の面積(比率ではなく実面積)を要するという。
それに対し、Sarnoff社のTakeCharegeを用いると、ESD対策に必要なチップ面積の増加を最小限に抑えることが可能になる。液晶ドライバの例では、既存のESD対策技術を適用した場合と比較して、チップ面積を10~20%削減できたという。また同技術では、ESD対策回路の寄生容量も小さいため、対策された部分における信号品質の低下が少ないというメリットもある。
以上のような技術的なメリットのほかに、設計工程に対する利点もある。
半導体ファウンドリやチップベンダーは、独自の手法で対策を行っている。一般的にノウハウの積み重ねで実現していることであり、高耐圧などの特殊な要求への対応やESD対策に対する定量的な設計などが行えなかった。そのため、初回の設計で、目標とするESD耐性を達成できずに再設計するなどの手戻りの工程が発生していた。一方、Sarnoff社は種々のファウンドリ/プロセス技術/耐圧/電源電圧に対応したESD保護性能のシミュレーションを可能にする設計ツール「TakeCharge Design Kits」を提供しており、ESD対策の容易化/定量化を実現している。そのため、再設計などによる時間/コストのロスが発生しないという。
例えば、電源電圧1.0VのI/Oを備える65nmのロジックICにおいて、MM(machine model)で200VのESD耐性を実現したいとする。その場合、TakeChargeを適用したときの性能は、リーク電流が1nA(1.2V印加)で、寄生容量が140fF以下、占有面積が1200μm2である。
現在Sarnoff社が提供しているESD保護IPは、45~250nmの標準CMOSプロセスならびに130~250nmの高電圧CMOSプロセスに対応する。32nmのプロセス技術向けには、現在開発を進めているところだという。
Sarnoff社の代表を務めるKoen Verhaege氏は、「不良品として返品されるICの30~40%はESD破壊によるものだ。当社の技術を用いればこれが劇的に改善される」と同社の技術をアピールした。同社のある顧客は、「ESD耐性は製品の主機能ではないが、求められるESD耐性を満たしていない製品は当然出荷できない。マスクの作り直しは多大なコストを伴うため、ESD担当者のプレッシャは非常に大きい。Sarnoff社の技術を用いることによって目標のESD耐性を確実に実現できるので、その意義は大きい」と話した。Sarnoff社は日本のICベンダートップ10社のうち8社とライセンス契約を行っており、TakeChargeを採用した日本のIC製品の数は累計で250。特にゲーム機器に関連したICはすでに4億個が出荷されているという。
それに対し、Sarnoff社のTakeCharegeを用いると、ESD対策に必要なチップ面積の増加を最小限に抑えることが可能になる。液晶ドライバの例では、既存のESD対策技術を適用した場合と比較して、チップ面積を10~20%削減できたという。また同技術では、ESD対策回路の寄生容量も小さいため、対策された部分における信号品質の低下が少ないというメリットもある。
以上のような技術的なメリットのほかに、設計工程に対する利点もある。
半導体ファウンドリやチップベンダーは、独自の手法で対策を行っている。一般的にノウハウの積み重ねで実現していることであり、高耐圧などの特殊な要求への対応やESD対策に対する定量的な設計などが行えなかった。そのため、初回の設計で、目標とするESD耐性を達成できずに再設計するなどの手戻りの工程が発生していた。一方、Sarnoff社は種々のファウンドリ/プロセス技術/耐圧/電源電圧に対応したESD保護性能のシミュレーションを可能にする設計ツール「TakeCharge Design Kits」を提供しており、ESD対策の容易化/定量化を実現している。そのため、再設計などによる時間/コストのロスが発生しないという。
例えば、電源電圧1.0VのI/Oを備える65nmのロジックICにおいて、MM(machine model)で200VのESD耐性を実現したいとする。その場合、TakeChargeを適用したときの性能は、リーク電流が1nA(1.2V印加)で、寄生容量が140fF以下、占有面積が1200μm2である。
現在Sarnoff社が提供しているESD保護IPは、45~250nmの標準CMOSプロセスならびに130~250nmの高電圧CMOSプロセスに対応する。32nmのプロセス技術向けには、現在開発を進めているところだという。
Sarnoff社の代表を務めるKoen Verhaege氏は、「不良品として返品されるICの30~40%はESD破壊によるものだ。当社の技術を用いればこれが劇的に改善される」と同社の技術をアピールした。同社のある顧客は、「ESD耐性は製品の主機能ではないが、求められるESD耐性を満たしていない製品は当然出荷できない。マスクの作り直しは多大なコストを伴うため、ESD担当者のプレッシャは非常に大きい。Sarnoff社の技術を用いることによって目標のESD耐性を確実に実現できるので、その意義は大きい」と話した。Sarnoff社は日本のICベンダートップ10社のうち8社とライセンス契約を行っており、TakeChargeを採用した日本のIC製品の数は累計で250。特にゲーム機器に関連したICはすでに4億個が出荷されているという。
日本企業とのビジネス成功の秘訣
海外では、「日本の企業とビジネスをするのは決断の遅さなどの問題があるので難しい」と言われている。だが、Verhaege氏は「“根回し”のようなコンセンサスの手法さえ用いれば、日本企業とのビジネスにはより強いコミットメントが得られるという利点がある」と述べる。「最初の日本の顧客を獲得するまでには2年を要したが、実績を得てからは短期間に多くの顧客を獲得できた」(同氏)ので、日本の商習慣に関しては良い印象を持っている。また、同氏は「当社の技術を検討している日本のエンジニアから『もし、このプロジェクトが失敗したら私は会社を辞めなければならない』と言われたことがある。日本以外の企業ならば、『もし、このプロジェクトが失敗したら、私はあなたを訴える』と言われるだろう」という例を挙げ、日本企業とのビジネスのやりやすさを説明した。
同氏によれば、「根回しを怠らないことや、相手に誠実に対応すること、相手を尊重すること、納期を守ること、スペック以上の性能を提供すること、声にならない声をくみ取ること、粘り強く努力すること」が、日本におけるビジネス成功の秘訣だという。
(小野 明久)
連絡先:伊藤忠テクノソリューションズ(代理店)、03-6417-5443
アイピーエヌ(代理店)、03-5212-3525
同氏によれば、「根回しを怠らないことや、相手に誠実に対応すること、相手を尊重すること、納期を守ること、スペック以上の性能を提供すること、声にならない声をくみ取ること、粘り強く努力すること」が、日本におけるビジネス成功の秘訣だという。
(小野 明久)
連絡先:伊藤忠テクノソリューションズ(代理店)、03-6417-5443
アイピーエヌ(代理店)、03-5212-3525
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