NECエレクトロニクスは2007年11月、システムLSIに最大256メガビットのDRAMを混載可能な40nmプロセス技術を開発したと発表した。開発したのは、ロジック部で最速800MHzの動作速度と低消費電力を両立する低動作電力用プロセス「UX8GD」と、同容量のSRAMを混載した場合に比べて消費電力が1/3程度となる低リーク電流用プロセス「UX8LD」の2種類。

　UX8GD/UX8LDは、55nmから40nmへと縮小したCMOSプロセス技術に、同社のeDRAM混載プロセス技術を組み合わせることで実現した。DRAMのセルサイズが0.06μm²と55nmプロセスに比べて約50％小さくすることに成功。55nmのDRAM混載プロセス「UX7LSeD」で適用した、ハフニウム（Hf）を導入したゲート絶縁膜に加え、ポリシリコンゲート電極に薄いハフニウムシリケート（HfSiOx）を導入し、DRAMのキャパシタ用として酸化ジルコニウム（ZrO₂）のHigh-k（高誘電率）絶縁膜を使用して、チャンネル部分の不純物濃度低減および寄生抵抗低減を実現した。これにより、ドレイン‐基板間のリーク電流低減に加え、長時間のデータ保持、トランジスタ性能のばらつき抑制、ロジック/メモリー部の高速化などが可能となる。同技術を用いることで、ユーザーはデジタルAV機器やモバイル機器など、低消費電力化や小型/薄型化が要求される製品への対応が容易になるという。

　今回の40nmプロセスでは、開口数（NA）が1.2のフッ化アルゴン（ArF）液浸露光装置によって、55nmプロセス（開口数は0.93）と比べて素子ピッチおよび配線ピッチを7割ほど縮小することに成功、55nmプロセス比で約2倍の素子密度を実現した。また、配線構造には55nmプロセスで採用したポーラスLow-k（低誘電率）絶縁膜よりも進化した炭素含有酸化珪素（SiOCH）膜を採用し、k＝2.45という値を実現した。

　同社は、2007年末までに設計ルールおよびSPICEモデルをリリースし、2008年半ばにはライブラリの整備を完了する予定。2008年末から同社子会社のNEC山形にて40nmのDRAM混載LSIのサンプル出荷を開始し、2009年初めから量産を開始する計画だという。

（Semiconductor International日本版編集部　鉄井 亮一）