米Rambus社は2007年11月、1テラバイト/秒のメモリー帯域幅の実現を目指した技術戦略「テラバイト・バンド幅イニシアチブ（terabyte bandwidth initiative）」を発表した。1リンク（差動シグナルペア）で16ギガビット/秒のデータ帯域幅を備え、そのリンクを32個備えたメモリーICを16個使用することによって1テラバイト/秒（16ギガビット/秒×32リンク×16個＝8192ギガビット/秒）のメモリー帯域幅を実現しようというものである（図1）。同社は、これを実現するための要素技術である1リンク当たり16ギガビット/秒のデータ帯域幅をすでに実現しており、発表会場でそのデモンストレーションを行った（写真1）。これは65nmのプロセス技術を用いたメモリーコントローラICとDRAMエミュレータICによって構成されており、リンクの電圧振幅はシングルエンドで75mV、差動シグナルペアで150mVだという。ただし、この電圧振幅は同社従来規格「XDR DRAM」と同様に可変とする仕様になる見込みだ。主に、次世代のゲーム機やマルチコアプロセッサ、グラフィックスプロセッサなどのメモリーインターフェースとしての採用を目指す。

　Rambus社は、1テラバイト/秒のメモリー帯域幅を実現する要素技術として、「32×データレート」と「FlexLink C/A」の2つを挙げた。

　32×データレートとは、クロック（マスタークロック）周波数に対して、データ信号の周波数を32倍高速化してデータ転送を行う仕組みのことである。これは、メモリーとメモリーコントローラそれぞれのIC内部でPLL（phase locked loop）によってマスタークロックの32倍のクロックを生成し、そのタイミングを基にデータを転送することで実現する。この技術により、シリアルインターフェースを用いて1クロック当たり32ビットのデータを転送することが可能になる。実際に使用するマスタークロック周波数が500MHzなので、1リンクのデータ帯域幅は1.6ギガビット/秒となる。

　もう1つの要素技術であるFlexLink C/Aは、従来のメモリーで制御に用いられている信号を集約し、それを差動シグナルペアのシリアルインターフェースを用いて転送するというものだ。DDR2 SDRAM（double data rate2 synchronous dynamic random access memory）やGDDR（graphics double data rate）などの規格のメモリーにおいて、メモリーコントローラから伝えられていたロー/カラムの指定やリード/ライトを示す28本の制御信号線をわずか2本の信号線に削減することができる。

　これまでにメモリーインターフェースにおけるクロック信号とデータ信号は、シングルエンド信号から差動信号に置き換わった。FlexLink C/Aを使えば、コントロール信号を含むすべての信号が差動信号に置き換わることになる。Rambus社はこれを「FDMA（fully differential memory architecture）」と呼んでいる。

　Rambus社でエンジニアリング部門のシニアバイスプレジデントを務めるKevin Donnelly氏は、「製品化は2010年～2011年を目標にしている」と述べた。その上で、「ゲーム機は5年ごとに世代が変わり、そのたびにメモリー帯域幅が100倍に高速化されている。従って、2010～2011年には1テラバイト/秒のメモリー帯域幅が必要になるだろう。また、近年のプロセッサのマルチコア化によって、プロセッサはより広いメモリー帯域幅を求めるようになっている」と1テラバイト/秒のメモリー帯域幅の必要性を説いた。

（小野 明久）

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