NECエレクトロニクスは2007年9月、45nm以降のプロセス技術に向けたオンチップのESD（サージ）保護技術「コンタクトバラスト」を発表した。層間をつなぐコンタクト（ビア）を利用してバラスト抵抗を形成するというもので、拡散層をバラスト抵抗として利用する従来の構造と比較して、トランジスタのピッチ（間隔）を1/3に縮小可能で、ESD保護回路の面積を2/3に削減できる（図1）。拡散層を利用する際に必要なシリサイドブロックなどを形成するための新たな工程を追加しなくてよいという利点もある。

　新開発した方法では、ESD保護時にバラスト抵抗のコンタクトに熱が集中して破壊が引き起こされるという問題がある。それに対して同社は、トランジスタと平行にメタル配線を追加することで放熱のための経路を確保した。それにより、メタル配線を追加しない場合と比較して、ESD保護性能を30％向上させることが可能になったという。ESD耐性は、人体モデル（HBM：human body model）で6kV以上、マシンモデル（MM：machine model）で240V以上の性能を備える。主にDDR2（double data rate 2）やLVDS（low voltage differential signaling）などの汎用I/O回路のESD保護に向ける。

　オンチップESD保護に関して、NECエレクトロニクスで基盤技術開発本部コア開発部グループマネジャを務める二見治司氏は、2つの課題を挙げる。「1つは、微細化/薄膜化によりトランジスタの破壊電圧が低下し、従来の保護回路のクランプ電圧ではESDから回路を保護できないこと。もう1つは、SoC（system on chip）化により機能ブロックや電源が複数存在するため、用途に最適なESD保護回路、ブロック間の保護に適したESD保護回路が必要とされていることだ」と説明した。

　これらの課題に対して、同社は、汎用I/OのESD保護回路として今回発表されたコンタクトバラストのほかに、高速I/OのESD保護回路「PMOSトリガーSCR（サイリスタ）」（図2）、ブロック間のESD保護回路「GCT（GND current trigger）」（図3）を開発している。同氏は、「これらの技術は、45nm以降のプロセス技術においても有効で、高品質、高性能、低コストなLSIの開発に貢献できる」と話した。