松下電器産業は2007年6月、45nmプロセスによるシステムLSIの量産を富山県魚津市の300mmウェーハ工場にて開始したと発表した。同プロセスでの生産は、すでに稼働中の65nmプロセスを基に、新たなプロセス技術を導入することにより実現。これまでのLSIと比べて回路の高密度化、低消費電力化、高速化、省チップ面積化を可能にした。65nmシステムLSIに比べて、電力消費量やチップ面積は2/3～1/2程度まで削減できるという。

　45nmプロセスを実現するために、松下は開口率（NA）が1を超える液浸ArFスキャナおよび露光波長よりも小さいパターンを高精度に形成する独自の超解像形成技術を導入。微細化において高速化と低消費電力化を両立させるために、歪導入高移動度トランジスタとLow-k層間絶縁膜を用いた高信頼性多層配線技術を採用した。

　同社は、独自の液浸リソグラフィ対応の超解像マスクにより、ウェーハ上での光強度のコントラストを向上。コンタクトホール径を60nmまで縮小することに成功した。これにより、ゲート長40nm、M1（第1層メタル）ピッチ130nmを達成した。低消費電力を維持しつつ、小面積での高集積化を実現、チップ上に2億5000万のトランジスタを集積することが可能だという。配線層は標準で8層（配線層の高さ9500nm）の構造で、10層まで対応できる。

　また、プロセス開発の期間を短縮できた理由については、垂直統合型メーカーの強みを活かした開発ターゲットの共有化、ルネサス テクノロジとの開発協業、ベルギーIMECへの参画が挙げられるとした。半導体の開発は、微細化によるばらつき増大でスペック上の許容幅が減少するが、同社ではシステム設計、LSI設計、プロセス開発といった個別スペックを紐付けする“すり合わせ技術”により製品スペックを達成し、高歩留りと高信頼性を実現した。

　同社代表取締役副社長の古池進氏（写真1）は、「微細化によりスペックの許容幅が減少し、システム設計やLSI設計、プロセス開発を個別に行っていては製品スペックの実現は難しい。紐付けて設計し、コンカレントに完成度を向上させ、高歩留りと高信頼性を実現するための手法が必要だ」と述べた。また、歩留りについては「世界のトップをいっていると思う」（同氏）とした。

　同社は現在、65nmプロセス製品をウェーハ換算で月産6500枚規模で量産しているが、「今後はマーケットを見ながら、45nmプロセス品と合わせて月産1万枚規模まで持っていきたい」（同氏）という。

　さらに、32nm以降のプロセス開発について古池氏は、「アプリケーションのことを考えて、何を作っていくかという視点が必要。プロセスではなく、製品として何を作るのかということに価値がある。その上で、われわれが作りたい製品に最も適したプロセスを選択する。そのために（32nmが）必要であれば（プロセスを）開発していく」とコメントした。

（鉄井 亮一　Semiconductor International日本版編集部）