米Freescale Semiconductor社は2008年6月、ネットワーク通信機器向けのマルチコアプロセッサプラットフォーム「QorIQ」を発表した。Powerアーキテクチャをベースとした同社のプロセッサファミリ「PowerQUICC」を発展させたものであり、ネットワーク家電や企業向けネットワーク機器、無線基地局などの用途をターゲットとする。同社は、QorIQをこれらの市場において顧客がマルチコアへ移行するのを促進するものと位置付け、性能の向上に加え、ソフトウエア開発の効率化に重点を置いたとしている。

　QorIQには、5つのレベルのプラットフォームが用意されており、それぞれを「P1」、「P2」…「P5」と名付けている。P1がエントリレベルのもので、P5がハイエンドレベルのものとなっている。ハイエンドに向かうに連れ、コアの数やアーキテクチャの構成要素がより高度なものとなる。「P4」では、8個のコアに対応する。

　P1/P2にはシングルコア版とデュアルコア版が用意されており、P1では400MHz～800MHz、P2では800MHz～1.2GHzの動作周波数を実現する。両プラットフォームで計5製品が用意されており、いずれもPowerアーキテクチャベースのプロセッサコア「e500」を採用している。

　P1の基本構成は、図1のようなものとなる。図中の破線で囲んだ部分は製品オプションであり、コア数やL2（2次）キャッシュの有無が異なる。P2も同様の構成だが、512KバイトのL2キャッシュや2系統のSerial RapidIOが追加される。例えば、P1のデュアル版は、動作周波数が800MHzで消費電力5W以下の用途を想定している。

　Freescale社が最も注力しているのは、8コア対応のP4である（図2）。各コア（「e500mc」）の動作周波数は1.5GHzで、消費電力が30W以下の用途を想定した構成となっている。P1/P2に対して、各種インターフェースの追加/増強や、L2キャッシュメモリーの増強、大容量L3キャッシュの追加といったことが行われている。注目すべき大きな違いは、P1/P2ではバス接続を用いているのに対し、P4では各構成要素の接続をファブリックスイッチ化していることだ。各コア、周辺、外部インターフェース間のやりとりは、このファブリックスイッチによって行われる。この点について、Freescale社ハイパフォーマンス組み込みプロセッサポートフォリオマネジャのStephen Turnbull氏（写真1）は、「P1/P2のようにデュアルコアまでであれば、バス接続でも構わない。しかし、それ以上、コアの数が増えると、バスに起因する競合や遅延の問題で、コアの数に対してリニアに性能を引き出すことができなくなる。そのため、P4ではファブリックスイッチを採用した」と説明する。

　各製品は、45nmのSOI（silicon on insulator）プロセスで製造される。これにより、同社の90nm世代の同等製品と比較して、チップサイズを50％削減した。また、ソフトエラー耐性も高まっているという。低消費電力化に向けては、エントリレベル品ではスリープ/ドーズ/ナップの3モードを備えるほか、動的周波数制御も適用している。ハイエンド品では、コアごとに電源電圧を変えたり、特定のコアの電源をオフにしたりすることが可能だという。Turnbull氏は、「消費電力と性能のバランスをとった結果、このような製品ラインアップでスケーラビリティを実現できた」としている。

　マルチコアの利用に当たって、「顧客の抱えている最大の課題は、ソフトウエア開発の複雑さだ」（Turnbull氏）という。この課題の解決に向けて、P4ではハードウエア自体と、ソフトウエア開発環境の2つの面から対応がなされている。

　ハードウエア自体に関するポイントは2つある。1つは仮想化技術として、ハイパーバイザ機能をサポートしていることである。各コアは個々に独立して動作可能であり、またメモリーや各種インターフェースへのアクセスは個別に制御できる。このハイパーバイザ機能により、ソフトウエアの抽象化や各コアへの処理の振り分けが容易になり、プログラムの複雑さが軽減されるという。

　もう1つは、Freescale社がDPAA（datapath acceleration architecture）と呼ぶハードウエアアクセラレーションを採用していることである。このDPAAにより、パケットのルーティング、セキュリティ処理、QoS（quality of service）処理などがコア以外の部分で行われることになる。そのため、コアはアプリケーションに固有の処理に専念できるとともに、ソフトウエアにおいてもこうした処理に関する複雑さを軽減できるという。

　なお、Turnbull氏は「そもそもコア自体の性能が高いので、例えば、従来4つのコアで行っていた処理を2つのコアでまかなえる。それに伴い、コードの分量/複雑さが軽減される」とも述べている。

　ソフトウエア開発環境に関するポイントも2つある。1つは、プログラム開発のためのシミュレーションモデルを新たに用意したことである。このモデルは米Virtutech社との協業により開発されたもので、実動作速度での機能チェックが行えるモードと、各実行サイクルごとの詳細なパフォーマンスをチェック可能なモードの2つを提供する。このモデルの効果について、Turnbull氏は以下のように語る。

　「従来のソフトウエア開発は、次のような手順で行われていた。まず、実際のチップを入手し、それをボードに実装する。それに対応したツールを用意してから、シミュレーションを行いつつハードウエア設計の詳細を詰めるという形だ。それに対し、P4のシミュレーションモデルを使えば、チップが出来上がる前に、シミュレーションが行える。性能面の検証も詳細に実施できるので、システムの実現に必要なコアの数の決定に始まり、ソフトウエアにおいて、各コアに対して、各種の処理をどのように配分すればよいのかといった最適化までが事前に行えるのだ。これは、マルチコア用のソフトウエア開発の流れを抜本的に変える仕組みである」。

　また、P4のハードウエアには、リアルタイムデバッギング機構が組み込まれている。例えば、ファブリックスイッチを介して、各コアや周辺の間でどのような問題が発生しているのかを解析するために、5GHzの速度でのリアルタイムトレースが行える。また、ウォッチポイントトリガー機能や、パフォーマンスモニタリング機能なども用意されている。これらを活用することで、ソフトウエア開発が容易になるという。
（飴本 健）