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「Microprocessor Forum 2007」リポート(その3)
新アーキテクチャ、新プロセス技術で消費電力を削減

[issued: 2007.05.24]

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　米国サンノゼで開催中の「Microprocessor Forum 2007」では、米Intel社による1つ目のセッションに続き、「消費電力の削減」をテーマとして米AMD社と米MEARS Technologies社による2つの講演が行われた。

電力削減を実現するアーキテクチャ

写真1　AMD社のMaurice Steinman氏

　AMD社フェローのMaurice Steinman氏(写真1)による講演のテーマは、「次世代の携帯機器向けコンピューティング」。同氏は、デュアルコアプロセッサ「Griffin」(図1)と同プロセッサ用のプラットフォームである「Puma」(図2)について説明した。

　Griffinには、消費電力を削減するための2つの技術が盛り込まれている。1つはパワーマネージメントを行う粒度の制限なくす技術、もう1つは動的な周波数変更を行いやすくする技術である。前者の技術では、2つのコアの電源電圧と動作周波数を独立して制御できるようにし、さらにシステムバスの周波数もコアの動作周波数に依存せずに変更できるようにした。それによって従来は個別に制御できなかった個々のブロックに対してきめ細やかなパワーマネージメントが行えるようになるという。後者の技術では、実行しているアプリケーションの負荷にすばやく適応できる仕組みを盛り込むことで、周波数変更を高速に行えるようにした。

　グラフィックスプロセッサとの接続に用いられる外部バスには、「HyperTransport3」を導入した。このバスにおいても、きめ細やかなパワーマネージメントを実行するために、リンク数を動的に変更する機能が盛り込まれている。これによって、例えば、ゲームを実行するときには高いバス帯域が必要になるので最大16リンクで接続し、ほとんど表示に変化がなく、グラフィクスプロセッサに対する負荷が少ないアプリケーションを実行しているときには3リンクに削減する、といった動的な帯域変更が可能になる。さらに、電池の容量が問題になる場合には、0リンクにするといったことも可能だという。
　Steinman氏は、「GriffinとPumaの組み合わせは、価格性能比と電力性能比の面で非常に優れた製品である」と主張した。

リーク電流を削減する新プロセス技術

写真2　MEARS Technologies社の Robert J. Mears氏

　MEARS Technologies社プレジデント兼CTOのRobert J. Mears氏は「リーク電流を削減するプロセス技術」と題した講演を行った(写真2)。Microprocessor Forum 2007初日のセミナーでも紹介されていたが、同社の「MST(MEARS silicon technology)」は、ゲート電極の下にスーパー格子構造と呼ばれる積層構造(図3)を形成し、縦方向と横方向のバンドギャップを操作するというものだ。これによって、ハフニウムなどの新材料を用いることなく、リーク電流を削減しつつ、ドライブ電流を増加させることが可能になるという。このMSTを85nmのプラズマ窒化酸化膜(PNO)を採用するCMOSプロセス技術に適用したところ、 nMOSのリーク電流の60％、pMOSのリーク電流の80％が削減され、ドライブ電流が20％近く増加したという結果が得られている。

　通常のプロセス技術では、ドライブ電流を増加させるために絶縁膜を薄くするとリーク電流が増加してしまう。それに対し、MSTを利用すると、リーク電流/ドライブ電流ともにトランジスタの性能を向上させる方向に作用する。Mears氏は、その理由を「バンドギャップが層状に構成されることで、電子が横方向に移動しやすく、縦方向に移動しにくくなるからだ」と説明した。「今後、さらに微細なプロセス技術においてもMSTの有効性を実証していく予定だ」(同氏)としている。

　このMST技術を従来のプロセス技術に適用する場合には、工程を1つ追加するだけで済み、新たな製造装置や新たな材料を必要としない。さらに、信頼性についても従来のプロセス技術と比較して高いという。

　MEARS Technologies社は、MSTを半導体製造会社に対してソリューションとして提供する考えだ。すでにいくつかの大手企業から問い合わせがあったが、日本の企業からの問い合わせはまだないという。同氏は、2007年6月19日～20日に行われる「マイクロプロセッサフォーラム・ジャパン」でも講演を行う予定である。

(小野明久)