ルネサス テクノロジは、SOI（silicon on insulator）を用いて、トランジスタの基板（ボディ）電位を個別に制御する技術を開発した。32nmプロセス世代に適用したシミュレーションの結果、この技術を使わない場合に比べてSRAMの読み出しマージンが約27％向上することを確認した。同社はこれが32nmプロセス世代以降のオンチップSRAMを実現する有力な技術になると見ている。

　トランジスタは、プロセスの微細化に伴って寸法のばらつきや、不純物分布のばらつきが増加する。この結果、トランジスタの閾（しきい）値電圧がばらつき、動作マージンが小さくなって、チップの歩留りを低下させる要因となっている。

　ルネサスはマイコンやSoC（system on chip）に搭載され、ばらつきの影響が大きい6トランジスタ型SRAM回路について、32nmプロセス世代以降に対応できる技術「Advanced ABC（actively body bias controlled）SOI」を開発した。この新技術は、電気的特性のばらつきを抑えるために、SOIを用いて個々のトランジスタを電気的に分離させ、トランジスタを個別に制御できる構造を実現するもの。また、基板に任意の電圧を印加するために、部分空乏型と呼ばれるSOI MOS FETを採用している。さらに、同社独自のハイブリッドトレンチ分離構造を採用することで、トランジスタごとに異なる基板電圧の印加を可能とした。これらの技術を採用することによって、従来の手法に比べてオン電流は23％増加した。さらに、閾値のばらつきは15％低減した。

　SRAMのセル構造にも工夫を施している。3種類のトランジスタ（nMOSアクセストランジスタ、ドライバトランジスタ、pMOSロードトランジスタ）を1組とし、これを2組組み合わせて6トランジスタ型SRAMセルを構成する。メモリーセルには、電圧を印加するための基板へのコンタクトを新たに設けた。基板はワード線と接続する。データの書き込み時、ワード線には正の電圧が印加され、基板もその電位となる。それによりアクセストランジスタの閾値電圧が下がり、見かけ上、書き込み電圧が従来のSOIより20％増える。このため、電流を多く流すことができ、書き込みマージンが向上する。

　読み出し時は基板電位を書き込み時よりも0.6V下げる。これによりロードトランジスタの閾値電圧を下げ、読み出しマージンを向上させる。

　ルネサスは、今回開発した技術を用いて、65nm SOI CMOSプロセスで2MビットのSRAMを試作し、検証した。動作下限電圧は0.8Vで、今回の技術を使わない場合に比べて0.1V改善できることを確認した。また、読み出しマージンは約16％、書き込みマージンは約20％それぞれ向上した。トランジスタの電気的特性ばらつきは約19％に抑制できたという。

　このデータを基に32nm/22nmプロセス世代に変換して回路シミュレーションを行ったところ、今回の技術を適用しない場合に比べて読み出しマージンは32nm世代で約27％、22nm世代で約49％それぞれ向上することが分かった。これは、65nm世代と同等レベルの読み出しマージンになるという。

（馬本 隆綱）

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