2006.7

Chartered社がDFMルールを構築、 不良につながるパターンを高感度に検出

シンガポールのChartered Semiconductor Manufacturing社は、韓国Samsung Electronics社、米IBM社、独Infineon Technologies社と共同で、65nm以降のプロセスを開発しているが、DFM（design for manufacturing）に関してはSamsung社、IBM社と3社共同で開発中だ。このほど、Semiconductor International日本版主催のセミナー「混迷するDFMの現状」において、3社で共通のプラットフォームを作っていることを明らかにした。 　300mmウェーハ工場で単一のデザインレイアウトを構成することで、マルチソースが可能な90nm以降のプロセスを3社が共通に持つことができる。作り手側はスケールメリットが出せる一方で、ユーザー側は複数のサプライヤを持つことができるため、リスク分散を図れる。 　Chartered社がDFMに力を入れるのは、プロセス歩留りが従来のようなパーティクル数で決まるのではなく、設計パターンの出来不出来で決まるようになってきたからだ、と同社デザインサービス部門技術開発部マネジャーのColin Hui氏はいう。従来のパターニングでは、ポリゴン間隔や幅、ポリゴン数などに関連する設計ルールを基本としていた。しかし、これでは焦点ぼけによってピンチングやブリッジングなどが発生し、正確なレジストパターンを描くことができない。 　これに対してDFMでは一般に、テストチップの構成や統計的なバラツキデータからシリコンの製造プロセスをモデル化する、モデルベースと呼ぶ手法が採られている。シミュレーションしやすく、しかも設計に起因するバラツキやプロセスの変動を反映できるため、実際のプロセスとの相関が得られやすい。しかし、計算時間が膨大になるという欠点もある。 独自のルールをコード化 　そこで、Chartered社は、良いところ取りをするため、重要なルールをコード化しDFMを意識した配置配線ができるようにした。配線幅が細りやすいあるいはくっつきやすいなどの「ホットスポット」と呼ぶ個所を、ルールベースで洗い出し解析する。こういったDFMルールでチェックすると、従来のルールベースのチェックでは検出できない不良個所を多数検出できた（図1）。 　次に歩留りスコアと呼ぶ定量化を行う。例えば、配線幅0.1μmのデータでは、DFMでは0.14μmをスコア1とし、0.1μmはスコア0とする。0.1μmから0.14μmの間は、0 図1　DFMルールでは多数の不良個所を検出できるが（右）、従来のルールベースチェックでは2カ所しか検出できない（左） 　さらに、ランダム欠陥による配線層のショートとオープンについてチェックする。欠陥モデルに関係するいろいろなサイズの欠陥をモデル化し、モンテカルロ手法で散らばらせることによってクリティカル領域を計算する。その結果を歩留りモデルに取り込む。 　リソグラフィシミュレーションでもピンチングやネッキングなどの欠陥を割り出し、プロセスマージンを求める。例えば、パターンの密度が高くなるとOPC補正用の配線スペースが狭くなる。ここにもし焦点ぼけが起きるとピンチングが発生する。 　多層配線の厚みのバラツキも考慮に入れなければ欠陥につながる。ここではCMP（chemical mechanical polishing）のモデルとシミュレーションを駆使する。統計的な処理にはコーナーモデルを使う。これは、ゲート長やゲート酸化膜厚などのバラツキの制約条件を求め、プロセス変動の許容値と歩留りを想定しようというもの。 　タイミングの解析には統計的な手法を使う。SSTA（statistical static timing analysis）ではタイミングの遅延分布を利用する。配線遅延とノードにおける遅延を求め、それらを足し合わせ、回路全体の遅延を求めていく。 　同社は、講演で使用した詳細なスライドを予稿集には掲載しなかった。スライドをコピーすることは主催者に対しても許していない。しかし、DFMの手法をここまで明らかにした半導体メーカーはまずいない。 （津田 建二） Advertisement