CPLD回路の電源を自動的にシャットダウン

2006.7

CPLD回路の電源を自動的にシャットダウン

Rafael Camarota　米Altera社

　最近のCPLD（complex programmable logic device）は低電力動作モードを備えていることが多い。しかし、バッテリ駆動のシステムでは、そのシステムを使わないときには、わずかな電力さえも使用せず、完全にパワーダウンさせることが目標になる。

図1　内部論理回路と外付け部品数個によって、一定時間後に自動的にパワーダウンする機能をCPLDに持たせることができる。

　図1に示したのは、CPLDの内部回路と外付け部品によって、バッテリ駆動のシステムに自動パワーダウン機能を持たせた例である。図中のPチャンネルMOS FET（Q₁）には、米International Rectifier社の「IRLML6302」または同等品を使用する。このMOS FETは、CPLD（IC₁）やその他の部品の電源制御スイッチとして機能する。Q₁のソースはバッテリの＋端子に接続し、ドレインはCPLDの電源端子とパワーダウン制御が必要なほかの部品の電源に接続する。Q₁のゲート電圧は、CPLDとスイッチアレイ（S₁、S₁）で制御し、ユーザーがスイッチを押すと、ゲートにバイアスがかかってQ₁がオンする仕組みだ。これにより、CPLDやほかのコンポーネントに電源電圧が供給される。
　一方、CPLD（Altera社の「EPM 570-T100」）には、スイッチとシステムの動作を監視するタイマーが組み込まれている。これにより、システムが非アクティブな時間が一定以上経過すると、タイマーからの信号によってQ₁が自動的にオフする。その結果、Q₁に接続されているCPLDなどの部品がパワーダウンするようになっている。
　S₁、S₂が共にオフ（オープン）になると、1kΩのプルアップ抵抗R₃がゲート‐ソース間の電位差を0Vで維持することで、Q₁はオフに保持される。IC₁の電源をオフにすると、IC₁のパワーダウン端子を介してグラウンドへのリークパスが形成される。しかし、EPM570-T100には、ユーザーがアクセス可能なI/O端子からの電流を300μA未満に制限するホットソケット保護機能が備わっている。そのため、ワーストケースでも、Q₁のゲート電圧が閾（しきい）値に達してしまうことはない。
　続いて、いずれかのスイッチを押したときの動作だが、その場合、そのスイッチに対応するダイオードからの電流パスが形成され、Q₁にはR₃を介して約2.3Vのゲート－ソース間バイアスがかかる。これだけの電位差があれば、約100μsでQ₁がオンしてIC₁をパワーオンできる。機械的なスイッチは3msもあればオンになるが、人が「押して、離す」操作は30ms以上かかる。そのため、ユーザーがスイッチを離すまでに、IC₁をオンにして内部回路をリセットし、パワーダウン信号の論理を0にすることができる。これにより、ユーザーがスイッチを離しても、Q₁はオンしたままとなり、IC₁に電源電圧が供給され続ける。
　この回路では、その後何も処理が行われず非アクティブな状態が続いた場合に、自動パワーダウン機能が働くようになっている。この機能を実現するためには、CPLDに電源制御ロジックを1つ追加する必要がある。その回路は、Altera社の開発ツール「Quartus IIソフトウェア」によって実現できる。IC₁は4.4MHz±25％の発振回路altufm_oscを内蔵しているので、これがLPM（ライブラリ・パラメタライズド・モジュール）であるモジュロ4400万カウンタを駆動するようにする。このカウンタは、ユーザー独自のアプリケーションロジックからローの信号が出力されるか、あるいは任意の外部スイッチがオンするとリセットされる。すると、カウンタのキャリーアウト（CO）がローになり、パワーダウン端子にもローが出力される。
　スイッチがすべて開いたままの状態でアプリケーションロジックが非アクティブになると、カウンタは約10秒で4400万までカウントし、キャリーアウト信号がハイになる。それによりカウンタの機能が止まり、キャリーアウト信号はハイに保持される。このとき、パワーダウン端子にもハイが出力されるわけだが、その電圧が2.3Vに達した時点でQ₁がオフする。IC₁に電源電圧が供給されなくなると、パワーダウン端子はトライステート（あるいは切断）モードに入り、R₃によってゲート電圧がプルアップされてQ₁はオフのまま保たれる。
　以上が自動パワーダウン機能の概要だが、ここで少し応用的な事柄についても触れておく。EPM570-T100は、ダウンロードケーブルを10ピンヘッダーに接続することにより、JTAG準拠のコマンドを使って各種の設定が行えるようになっている。その際には、設定前、設定中、そして設定直後に外部スイッチを押し、CPLDに電源電圧が正しく供給されるようにする必要がある。なお、電源、グラウンド、JTAG信号用には特定の端子を使用するが、スイッチからの入力とパワーダウン出力には任意のI/O端子を割り当てることが可能である。

図2　n個のダイオードで、n×mのスイッチマトリックスを構成することができる。

　また、プッシュボタンスイッチが多数必要な場合は、n個のダイオードを使用するだけで、n×mのスイッチのマトリックスを構成できる。図2の例では、ダイオードD₁～D₄を介してスイッチ行をMOS FETのゲートに接続している。抵抗R₈～R₁₁は各スイッチ列からグラウンドへのパスとして働くが、各列に対応する信号（COLUMN0～COLUMN3）をローに保持することで消費電流を最小限に抑えるようにしている。一方、LPMカウンタによるタイマーは、各行に対応する信号（ROW0～ROW3）によってリセットされる。ここでいずれかのスイッチを押すと、Q₁のゲートにローレベルの電圧が加わり、CPLDがパワーオンする。パワーアップルーチンが十分に高速であれば、アプリケーションはスイッチのマトリックスの行と列をスキャンして、スイッチを離すまでにどのスイッチが押されたのかを判断するといったことが可能である。

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