2006.5

パッケージ技術の進化を迎え撃つ、 LSIとパッケージの協調設計 EDAベンダーは現在、「LSI/パッケージ協調設計ツール」の開発に積極的だ。LSI設計者とパッケージ設計者がより効率よく、共同で設計を進められるツールである。 Michael Santarini

Advertisement 　LSIとパッケージは従来、別々のグループが設計していた。しかし、コスト削減や開発期間の短縮を求められていることに加え、SIPやマルチチップモジュール、積層チップなどにおいて複雑なパッケージが一般化してきたことから、LSIとパッケージの設計者がより密接に協力し合う必要がでてきた。このような状況を受けて、米Cadence Design Systems社、米Synopsys社、米Magma Design Automation社、米Ansoft Corp社、米EEsof社、米Optimal Corp社、米Rio Design Automation社をはじめとするEDAベンダーが協力して、LSIとパッケージの設計者がより効率的に共同作業を進められるようなツールの開発への取り組みを始めている。 既存フローの見直し 　10年前の設計プロセスにおける配置・配線工程では、LSI設計チームがExcelでI/Oピンの要件と割り当てを考えながらLSI設計図を作成していた。そしてできあがったスプレッドシートを、壁を隔てたパッケージ設計グループに渡すのだ。パッケージの設計者はその仕様に基づき、Auto CADや独自のCADツールなどを使ってパッケージを作成し、後でテストシリコンを入手してからシステムの調整を行う。グループは互いに、スプレッドシート上の数字を計算しなおしては変更の発生を相手に伝えていた。 　このやり方は決して効率的ではなかったが、かといってそれほど苦痛でもなかった。しかし、トランジスタとI/Oの数が増えるに従って、スプレッドシートを使っての作業は非現実的なものになってきた。さらに今日の設計では、高速RFを組み込んだり、パラレルバスではなくシリアルインターコネクト構造を使用するのが一般的になっている。そのため設計者は信号の高速化に伴う品質、電力、熱の問題への取り組みに加え、LSI、パッケージ、PCボードのすべてにおいて回路とEM（電磁気）の徹底的なシミュレーションと分析を行う必要がでてきた。 　こうした問題に加えてさらに厄介なのが、パッケージ設計者が新しい材料を採用し始めたことだ。ワイヤーボンディングからフリップチップ実装に移行しているほか、空冷または液冷式のパッケージさえ使い始めている。言うまでもなく、パッケージがより複雑になればコストも増える。パッケージの単位コストはチップよりも高いと指摘するアナリストもいる。従来のパッケージでさえ複雑になってきているところにきて、SIPを採用している設計の複雑さは指数関数的に増大しているといっても過言ではない。 　SIPは貧乏人のSoCだと言われてきた。しかし、特定の市場ではSIPの有用性が認められつつあり、変化の激しい市場を相手にしているベンダーや、単純に1つのチップでアナログとデジタルの混在設計を行ないたくない設計者には人気がある。フラッシュのベンダーである米M-Systems社などは、SoCアーキテクチャからSIPに移行したベンダーの良い例だ（別掲記事「“M”は“モノリシック”にあらず」参照）。しかし、SIPやさらに最新のシングルチップパッケージを採用して、シミュレーションや解析などで設計上の課題に対処していくには、LSIとパッケージの設計者が今までよりも密接に協力し合う必要がある（別掲記事「2つの方法論」参照）。 　米Cadence社Allegroシステム部門SIPマーケティング担当副社長のJaime Metcalfe氏は、パッケージ設計メーカーでさえも、これまでの「壁の向こう側にチップを渡す」やり方では最早うまくいかないという。実際、プリント基板にフィットするようにLSI設計者とASICハウスでピン構成を決定して、設計して欲しいという顧客からの要望も増えてきているという。特に携帯機器市場ではそのニーズが顕著だ。「プリント基板は携帯電話機で最もコストがかかる部品の1つ。だから、そのピンを最適化できれば、携帯電話機のメーカーはパフォーマンスの目標を達成したうえでプリント基板内の層数を減らすことができる。コストも削減できるだろう」（Metcalfe氏）。 ツールの進化 　EDAベンダーは、LSIとパッケージの協調設計を2つの方向から実現しようとしている。LSI最適化ツールによるアップストリームと、プリント基板システムツールによるダウンストリームだ。LSI設計とパッケージ設計の統合化に向けた業界の最初の取り組みは、I/Oピン割り当てソフトウエアをLSI実装ツールに統合するというLSI中心のアプローチだった。この方法により、スプレッドシートを使って手作業で割り当てを決めなくても済むようになった、とAllegroグループSIP製品マーケティンググループ担当ディレクターのKeith Felton氏はいう。「SERDES（シリアライザ/デシリアライザ）のような高速信号を使う設計でないといけない。誰だってパッケージ内で修正できないようなスキューをチップに残したくないだろう」（Felton氏）。 　Cadence社、Synopsys社、Magma社が数年前から提供しているLSIフロアプランツールにはI/Oピン割り当て機能があるが、従来のフロアプランツールはパッケージの基本的な面しか捉えていないため完璧とはいえないとFelton氏は指摘する。 　EDAベンダーはプリント基板側からもこの問題に取り組んでいる。1990年代半ば、Cadence社はパッケージ設計者向けのプリント基板設計ツールを開発した。この「Advance Package Designer」というツールと、その直後に米Avanti社（その後Synopsys社が買収）から発売されたツールにより、パッケージ設計者も回路の設計・分析ができるようになった。これらのツールにはパッケージ用の回路図入力・レイアウト機能と自動配線機能があったが、それをLSI設計にリンクさせたり、シミュレーションや解析に結びつける手段がなかった。Cadence社のほか、ここ3年で台頭してきた主要ベンダーは、LSIとパッケージの協調設計技術でさらに大きく前進してきている。 新しい流れ 　Optimal Corp社のCTOを務めるAn-Yu Kuo氏は、LSI/パッケージ協調設計ツールの開発に向けたEDA業界の取り組みが加速したのは、台湾TSMC社がReference Flow 5.0を発表したことによってLSI/パッケージ協調設計フローの必要性が浮き彫りになった2004年のことだという＊1）。「確かに今日でも完全に統合された協調設計ツールは存在しないが、昔はLSIとパッケージの設計はまったく別物だった。3年前、TSMC社が半導体製造フローにおけるLSIとパッケージの協調設計の重要性を認識し、業界がそれに追随した。以来、EDA業界は大きく前進したが、まだまだ先は遠い」（Kuo氏）。 　ばらばらだった断片を最初に1つのフローにまとめたのは、すでに市場に多くの主要ツールを提供していたCadence社だった（図1）。そして、パッケージ設計ツールベンダーの大半は、このCadenceのパッケージ設計フローに自社のツールを合わせた。1年前、Cadence社はパッケージ/プリント基板の協調設計機能を備えた「Allegro Package SI（signal-integrity）620」をリリースした。このツールは、Optimal Corp社の3Dフィールドソルバー・エンジンをAllegro Package SIシミュレータに搭載したものだ。620は、Allegro Package Designerで作成・設計されたパッケージ設計のほか、Allegroプリント基板レイアウトツールで作成されたプリント基板設計の読み出し/書き込みを行う。このツールを使用すれば基板のレイアウトと電気的効果の妥協点を探ることができる。「ユーザーがチップからプリント基板にいたるまでの電気経路を分析して、最終マスクまでにパッケージサブストレートとプリント基板、両方の最適化を目指した」とFelton氏は語る。 図1　パッケージ/プリント基板/LSI設計ツールの先駆者でもあるCadence社は、TSMCが提案したLSI/パッケージ協調設計ツールフローに対応したツールを提供している。 　Synoposys社も負けていない。同社は2001年に行なったAvanti社の買収で「Xynetix」パッケージ設計ツールを手に入れ、2005年9月には設計フローを自動化する「JupiterIO」を発売した。このツールは、チップ/パッケージ間のI/Oを同時に設計できるツールで、I/Oとバンプの配置、RDL（redistribution layer）配線、パッケージ/ルートプランニングなどの機能を備えている。LSIデータにはMilkywayデータベースから、パッケージデータには標準インターフェースからアクセスする。 　LSI/パッケージ協調設計ツールの市場に新たに参入する企業さえ出てきた。この記事が出る頃には、Cadence社とMagma社の両社が出資しているRio Design Automation社が「RioMagic」をリリースしているだろう。JupiterIOと同様、このツールでもLSIとパッケージの同時設計が可能だ（図2）。同社のCEOを務めるKaushik Sheth氏は、このツールによってLSI設計者は「パッケージに配慮しながら」自らの設計を調整することができ、ボードやパッケージの変更が必要になれば、LSI設計にすぐ変更を反映できるという。RioMagicのフローを使用すれば、設計者はLSIフロアプランニングステージで1つのI/Oデータモデルからビルドを開始して、フローの残りの部分には米Si2社の「Open Access」からアクセスできる。 図2　Rio Design AutomationのRioMagicは、同じモデルを使ってLSIとパッケージを同時に設計できる。 　Rio社のマーケティング部門副社長、Joel McGrath氏は、RioMagicによってI/O信号の信号品質と、チップパッケージの電源品質を解析できるという。この解析により、RioMagicはオンチップとパッケージの寄生パラメータを捉えた電気的モデルを作成する。このモデルのオンチップ部分を作成するために、RioMagicはオンチップのインターコネクトを事前に特定して、これをルックアップテーブルに格納する。 　電気的モデルのパッケージ部分に対しては、RLCとKを抽出して、パッケージの詳細なPEEC（partial equivalent electrical circuit）モデルを作成する。このPEECモデルにより、フィールドソルバーにコストをかけることなくパッケージ全体を捉えることができる。またこのツールは、一次ドライバ、ネット用ドライバ、ネット寄生ネットワーク、各ネットに対応するプリント基板の負荷終端で構成されるシミュレーションデッキを生成する。 　RioMagicには合成エンジンが搭載されているため、このモデルを使用してI/Oを割り当てた後にすぐ、それがLSIフロアプランに影響するかどうかを検証できる。I/Oが固定されているハードコアをフロアプラン内で移動させると、RioMagicは残りのI/Oをそのモデルに合わせて自動的に再合成する。 　RioMagicは標準フォーマットに対応している。チップネットリストデータにはDEF（design exchange format）、I/OにはIP（intellectual property）ライブラリ、標準セルとハードマクロにはLEF（layout exchange format）、I/OドライバモデルにはIBIS（I/O buffer information specification）が使用されている。 　SIPやアナログ/デジタル混載回路、高速RF回路などの高度な設計には、より詳細な抽出、EM解析、熱解析、シミュレーションが必要だ。SIPにアンテナを組み込む試みさえある。幸いにも、Ansoft社、EEsof社、Cadence社、Synopsys社、Flomerics社、Optimal社といった主力ベンダーから、こうした最先端アプリケーションに対応したツールが提供されている。 　たとえばSIPにはアナログLSIとデジタルLSIの両方が組み込まれることが多い。それも積み重ねるのではなく、シールディングの目的で隣同士に配置されるのが普通である。2個のLSIを搭載したSIPでは、設計者は寄生パラメータの抽出と信号・電源品質の分析を、チップとパッケージの両方で個別に行ってから、システム全体としてSIPを分析しなくてはならない。 　チップがワイヤーボンディングで積み重ねされていたり、デジタルブロックの干渉を受けやすい高速信号を使うRFブロックが組み込まれていれば、この分析はさらに難しくなる。抽出されるデータは手に負えないほど膨大な量となるため、モデルベースの手法を使わざるを得ない。 　EEsof社とAnsoft社は、2Dプレイナーと3D EMシミュレータを提供している。一般にRFツールの進化は非常にゆっくりとしたものだが、Ansoftは最近「Nexxim」という回路シミュレータを発売した。マサチューセッツ工科大学のJacob White教授が開発したこのツールは、同社のフラッグシップ製品であるHFSS（high frequency structured simulator）を補完するものだ。Ansoft社のマーケティングディレクター、Larry Williams氏は、多数のランタイムを提供するこのツールは、複数のモデルが混在するLSI、パッケージ、プリント基板の設計に役立つという。このツールを使えば、設計者はネットリストとデバイスモデルごとに異なるシミュレータを実行したことで生じる分析結果の差を調整する必要がない。 　「設計エンジニアが使える電磁気のモデルを作成するのには常に苦労してきた。しかし、回路シミュレータでそのモデルを使って何をするだろうか。たとえば、従来のオンチップの寄生エクストラクタを使えば回路シミュレータを速く実行できる。大半の人が速いSpiceシミュレータを使うべきと言うが、アクティブデバイスに関してはオーバースペックなことが多い。必要なのはより性能の高い回路シミュレータだ。だから我々はNexximを開発した」（Williams氏）。 　Ansoft社は、ピン数の多いBGAパッケージ向けに境界要素法を採用したパッケージモデリングツール「Turbo Package Analyzer」も提供している。Agilent社のEEsofグループも、最新の3DプレイナーEMツール「Momentum」を提供している。同社は最近、フィールドソルバーによる容量不足の問題に対処するため、このツールの64ビット版をリリースした。 　TSMC社が90nm設計向けのReference FlowでLSIとパッケージの協調設計を提案してくれたおかげで、EDA業界はLSI/パッケージ協調設計分野への取り組みに本腰を入れ始めつつある。ベンダーはそれぞれの戦略を進めつつあるが、この分野の課題すべてを達成するにはまだまだ時間がかかりそうだ。ほとんどのベンダーが認めているのは、SIPがさらに普及するようになればLSI集積のニーズが増え、EDAベンダーにSIP設計のサブフローを開発するチャンスが巡ってくるということだ。しかし、LSI設計グループ、パッケージ設計グループ、システム設計グループのうち、どのグループがSIPを担当するようになるのかはまだ分からない。おそらく、新しい特別な設計チームあるいは設計者を必要とするほどにSIPの設計は複雑になっていくと思われる。今後の動向を見守っていきたい。

“M”は“モノリシック”にあらず 　何年も前のことだが、M-Systems社は「MDOC（monolithic disk on chip）」というハイブリッドNAND型デバイスを発売した。NAND型フラッシュとコントローラ、ソフトウエア機能をSoCに実装して1つのチップに集積したものだ。M-Systems社モバイル部門副社長のAriel Mashkovitz氏は、その時その時の急成長市場に合わせてサプライヤが密度をどんどん上げていくため、NAND型フラッシュごとに新しいSoCを開発するのは非現実的であるということにM-Systems社は早くから気付いていたと語る。 　そのためM-Systems社は、コントローラと関連ソフトウエアを1つにまとめたLSIとNAND型フラッシュを実装したSIP（system-in-package）に移行した。この方法であれば、1つのパッケージ内で、異なるベンダーからの多様なNAND型フラッシュに合わせてコントローラ内のソフトウエアを調整できる。顧客の製品開発過程でより密度の高いNAND型フラッシュが開発されれば、M-Systemsはビット数の少ないNAND型フラッシュをすばやく交換できる。現在ではこのSIPモデルがM-Systemsの柱となっているため、同社はその名前をmonolithic disk on chipから「mobile disk on chip」に変更した。 ▲本文へ戻る 2つの方法論 　LSIとパッケージの協調設計は、今日のASICベンダーが共通して直面している課題である。米LSI Logic社とNECエレクトロニクスは協調設計に関する似たような問題に直面しているが、それを解決するために用いている方法とツールは若干異なる。 　LSI Logic社では、設計者が最初からパッケージングのことを考慮に入れて設計できるように統合チームをつくっている。LSI Logic社マーケティングマネジャーのYogi Ranade氏は、LSIではASIC設計者とチップ/パッケージ信号品質スペシャリスト、パッケージ設計者/レイアウトスペシャリスト、システム/メソドロジエンジニアで設計チームが構成されているという。「全員が率直な意見を交わしながら、すばやくwhat-if（もし〜だったらどうなるか）のシナリオをつくっている。異なる言語を使うので、使うツールも違う」とRanade氏はいう。 　Radane氏によれば、LSIでは通常、信号品質エンジニアがAnsoft社のTurbo Package AnalyzerまたはOptimal Technology社の3Dフィールドソルバーを使っているという。パッケージ設計者はCadence社のAPD（application parameter descriptor）ツールを、LSI設計エンジニアは一般的なASICツールを使っているらしい。 　現在の市販ツールは標準的なフォーマットをサポートしているため、チームでファイルをやり取りすることはできるが、領域を超えた設計・分析フローは改善していく必要があるとRanade氏は語る。 　「パッケージング環境でさっと回路図をつくってから、信号品質のwhat-if分析によってどのトレースが接続不良の原因となるかが分かればどんなにいいだろう。そうなればLSI設計の信号品質を上げることができる。こうしたwhat-if分析が行えるようになるにはまだしばらくかかるだろう」（Ranade氏）。 　Ranade氏は、システムレベルのエンジニアがLSI/パッケージエンジニアと問題を共有できるようになれば、この方法もさらに改善されるようになるという。「現在は、シリコン上の再分散レイヤからワイヤーボンディングパッドに配線している。この分野ではかなりの分析を重ねているが、EDAツールがあればもっと効果的にワイヤーボンディングパッドへの配線を行えるだろう」。 　NEC Electronics Americaのシニアエンジニアリングマネジャー、Han Park氏は、NECエレクトロニクスにはLSI設計者と密接に協力し合っている特別なパッケージ設計グループがあるという。EDA業界でのツールフローの開発が遅れているため、このグループは独自の設計ソフトウエアとメソドロジを開発した。 　「数年前、もはやパッケージだけを設計することはできないと悟った。チップとパッケージを同時に考えなければならない時期にきている」とPark氏はいう。Park氏は、LSI設計者が最初からパッケージにまつわる問題を認識できれば、パッケージングで問題が発生しないように機能をレイアウト上に配置できるという。そして、パッケージ設計者がチップの問題に早くから気付いていれば、パッケージ上の問題の部分にデカップリングコンデンサなどの機能やシールディングを追加できる。NECエレクトロニクスのツールにはRLC抽出機能のほか、信号/電源品質分析機能もある。現在はフリップチップパッケージングもサポートされているが、同社のツールアーキテクトは今年前半の完成をめどにワイヤーボンディング設計向けのバージョンを開発中である。 　Park氏は、NECエレクトロニクスがこのツールを市販することはないという。そして同社は常に市販ツールを評価しており、EDA業界が同社よりも優れたフローを提供すれば、そちらに移行するだろうと語っている。 ▲本文へ戻る 用語解説 / 会社情報 ＊1） http://www.tsmc.com/tsmcdotcom/PRListingNewsAction.do?action=detail&LANG=E&newsid=1521&newsdate=2004/07/15. ▲本文へ戻る