2006.4

Xilinx社、65nmプロセスFPGAの概要を明らかに

図1　65nm FPGA試作品で動作確認デモを実施 　米Xilinx社は、米国カリフォルニア州モントレーで開催された「Globalpress Summit 2006」において、同社のFPGA「Virtexファミリ」に65nmのCMOSプロセスを適用した製品を発表し、その概要を明らかにした。 　同社Virtexソリューション部門のマーケティングディレクタを務めるPer Holmberg氏によると、「90nmプロセスで製造したVirtex4に使われていたアーキテクチャをベースに構造を最適化し、低消費電力でより高性能なものを実現した」という。Globalpress summit 2006では、16ビットのカウンタ回路をチップ上に実装し、動作周波数60MHzでの動作確認デモを行った（図1）。65nmプロセスで製造したFPGAの実演デモを行ったのは、同社が初めてだという。 　90nmプロセスを採用したVirtexの駆動電圧は1.2Vであったが、65nmプロセスでは1.0Vと、低電圧での動作が可能になる。駆動電圧を下げることで、消費電力は低減できるが、単純に電圧を下げただけでは電子の移動度も下がってしまい、性能が下がってしまう。これに対し65nmのVirtexでは基板材料に歪（ひず）みSiを使い、電子の移動度を上げることで対策した。 　また、配線と電極が接触する部分の抵抗を下げるため、電極表面の材料を見直した。従来はチタンやコバルトを使っていたが、65nm Virtexではニッケル・シリサイドを採用し、コンタクト抵抗を下げた。 　配線は12層の銅配線で、配線間の絶縁膜にはLow-K材料を使用している（Low-K膜の種類は明かしていない）。ゲート長は40nm。 65nmプロセス採用「Virtexファミリ」ゲート部断面写真 　微細化に伴い懸念されるリーク電流に対しては、90nm製品で採用したトリプルオキサイド技術を継承して対策する。トリプルオキサイド技術は、1チップの中で用途に合わせてゲート酸化膜の膜厚を3種類用意して使い分ける技術。性能を上げるか、消費電力を抑えるか、動作電圧を下げるかでゲート酸化膜の膜厚を決める。 　チップの約40％を占めるロジックアレイ部の膜厚は、最も薄く1.6nm。これは原子5個分に相当する薄さである。その他、コンフィギュレーション・トランジスタ部には2番目に薄いゲート酸化膜を、I/O部には最も厚い膜を、という構造にした（すべての膜厚の詳細は明かさなかった）。 　製造は、東芝と台湾UMC社が行なう。両社を併せた65nmプロセスの生産能力は、300mmウエーハで月間1万5000枚という。「東芝とUMCの生産能力を合わせれば、FPGAの年間売り上げで20億米ドル以上の製品を供給できる。これは競合他社に比べ60％以上高い生産能力だ。業界をリードする2つの企業とファウンドリ契約を結んでいるため、最先端プロセス技術で製造したチップをいち早く市場に送り出せるという強みもある」とPer氏は強調した。 　なお、今回のGlobalpress summitにおいて同社は、Virtexシリーズの累計売上高が40億米ドルを突破したことも発表している。これは競合他社の約3倍に相当するという。 　65nmプロセスで製造したVirtexは、2006年後半に出荷の予定。具体的な性能の実力値は現時点で明らかにしていないが、「既存の製品との互換性を保ちながら、より多くのプラットフォーム、ハードIPを提供し、大容量化も実現する」（Per氏）という。 （伊藤 達哉） 連絡先：ザイリンクスマーケティング部、03-5321-7740 Advertisement