2006.3

不揮発性メモリーの駆動電圧を下げる、ナノクリスタル技術

図1　ナノクリスタル・メモリー断面構造図 　フローティング・ゲート型メモリーに取って代わる技術として、ナノクリスタル・メモリーが最近注目されつつある。現状のフローティング・ゲート型メモリーでは、微細化と共にトンネル酸化膜の膜厚が薄くなると、リーク電流が増大してしまうという問題がある。このため、トンネル酸化膜厚を10nm以下に薄くすることができないといわれており、現状では駆動電圧を下げることができない。ナノクリスタル・メモリー技術は、トンネル酸化膜をさらに薄くして、駆動電圧を下げることができる技術として注目されている。 　米Freescale Semiconductor社でナノクリスタル・メモリーの開発を行うプロセスインテグレーションエンジニアのBob Steimle氏は、フローティング・ゲート型メモリーでは、「駆動電圧を±9V以下に抑えることは困難である。低電圧で駆動できるようにするためには、トンネル酸化膜の膜厚を薄くする必要があるが、薄くすると膜中に欠損が生じやすくなり、リーク電流が増大する」と語る。また、駆動電圧が高いと、ロジック、SRAM、A-Dコンバータなどの周辺回路も大型、高電圧なものになってしまい、チップ全体の面積が大きくなってしまうという問題もある。「ナノクリスタル・メモリーはこれらの問題を解決する技術である」（Bob氏）という。同氏は、「この技術を使うことで、駆動電圧は±6Vまで下げることができる。また、チップ全体の面積も40％削減できる」と述べた。 図2　プロセスの時間とナノクリスタル成長過程の関係 図3　ナノクリスタル形成CVDプロセス 　ナノクリスタルは、酸化膜を上下に分離するような位置に形成される（図1）。酸化膜を中央部で上下に分離しているため、もし酸化膜中のどこかに欠陥が生じても、ナノクリスタルがリーク電流をブロックする。 　ナノクリスタルの直径は5nm、密度は1×1012個/cm2程度である。同氏によると、「一つのメモリーセルにたくさんのナノクリスタルを形成することができ、欠損によるリーク電流の増大を防ぐことができる。トンネル酸化膜は4〜5nm程度まで薄くできる」という。トンネル酸化膜が薄くできれば、駆動電圧を下げることが可能になり、±6Vでの駆動が実現する。 　ナノクリスタルの形成には、既存のCVD（chemical vapor deposition）装置を使う。「新規に特別な装置を用意する必要はなく、量産で使っている既存の製造装置が使える」（同氏）という。CVDの製造プロセスでは、ナノクリスタルは時間と共に成長していく（図2）。初期段階では数が少なく密度も低いが、しだいに数が増え、ある時間から密度が一定になる。さらにプロセス時間が長くなると、ナノクリスタルの直径が大きくなり、互いに凝集し始め、徐々に密度が低下してしまう。「メモリーセル上でナノクリスタルをうまく形成するには、優れたプロセス技術が必要だ。Freescale社ではその技術を持っている」と同氏はプロセス技術の重要性を強調した。 　ナノクリスタルでは、その形成プロセスのみならず、上下の酸化膜形成プロセスにも注意しなければならない。ナノクリスタルはシリコンであるため、容易に酸化してしまう可能性があるからだ。酸化膜形成のプロセスではナノクリスタルが酸化しないよう保護する必要がある。「保護しなければ、デバイスが正常に動作しなくなる。プログラミングに時間がかかり、消去もできないという現象を招く」と言う。詳細は明かさなかったが、「Freescale社は、シリコンナノクリスタルの密度と直径を制御し、さらに均一に分布させる方法を開発した」と付け加えた。 　同社の研究によると、「90nmプロセスでは、セルあたり320個、45nmプロセスでは80個のナノクリスタルが最適であることが分かった」と言う。 　同社では、現在4Mビットや24Mビットのフラッシュメモリーを試作し、ナノクリスタル・メモリーの動作検証や信頼性試験を行っている。今後は更なる研究を進め、65nmプロセスで民生機器や車載機器に向け、2009年頃の製品化を目指す。 （伊藤 達哉） 連絡先：広報室、03-5437-9350 Advertisement