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2005年5月号
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スタック型パッケージにより
メモリーの混載を実現する
マイクロエレクトロニクスの世界では、今、DRAMやSRAM、フラッシュメモリーなど異なるチップを、1つに組み合わせることが求められている。データの高速化や低消費電力化、低コスト化、および大量生産という顧客ニーズに対応するためには、まださまざまな課題が残っている。
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マイクロエレクトロニクスではメモリーチップ、つまりDRAMやSRAM、フラッシュメモリーなどをいかに組み合わせるかが最重要事項となりつつある。これは携帯電話機や放送用装置、ネットワーク用電子部品、車載電子部品、産業用電子機器はもちろん、コンピュータにも当てはまる。もしメモリーICにほかのメモリーICや別のチップ、またその双方を組み合わせることが単により小さく薄い部品をチップ1つにパッケージ化することならば設計は単純だ。チップやパッケージを小さくすることで、システムを改良し、製造コストを下げることができるならば、あらゆる製品が同じパッケージ方式を採用するだろう。しかし、今日の民生用マイクロエレクトロニクスにおいて、複数のタイプのメモリーを、異なるチップと組み合わせて1つのアーキテクチャに統合することは、そんな単純なことではないのだ。
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チップの薄型化で起こる問題
マイクロエレクトロニクス製品にメモリーを新しく適用する場合、必ず、最終製品の形状やメモリーの機能、IC製造の歩留り、テストの方法やそのほかもろもろの事柄に関して注意深く解析しなければならない。また、システム設計者はスタック型チップの持つ特性と、スタック型のチップスケールパッケージおよびその製造上の問題を対比して評価する必要がある。
例えば、ウエーハレベル・パッケージとKGD＊の利用などである。パッケージの検討に関しては、ウエーハ加工の最終処理の工程についてもよく検討しなければならない。具体的にはチップを薄くするとパッケージは小さくなるが、メモリーのタイプによっては、薄くするとリフレッシュ間隔が悪化したり、ビットエラーが増加したりするというメモリーの機能障害を引き起こす。
どんな解析も、最終製品の製造費用に重要な影響を及ぼす。携帯電話機において、システム設計者が注意を払わなければならないパッケージに関する検討事項は、技術者がアーキテクチャ上で遂行しなければならないこととのトレードオフである。
この議論の大部分は、現在、市販されている多機能の民生用製品すべてに関係する。携帯電話機は、今や音声機能のみのローエンドから、フルビデオ・ストリーミングやオーディオ、カメラ機能搭載のハイエンドへと、そしてオープンなOSを使ったアーキテクチャへと移行してきている。現在の最新の無線技術の標準である2.5Gや3Gでは、データ速度の高速化も図られた。そうしたことにより、携帯電話機本体でMP3プレーヤーやマルチメディア・メッセージ、高度な機能を持つカレンダー、高速ビデオストリーミングが可能となったのだ。
携帯電話機用メモリーに関する考察
2.5G携帯電話機のベースバンド部およびアプリケーション・プロセッサ部は、フラッシュメモリー、SRAM、PSRAM、DRAM、またはこれらのメモリーを組み合わせる必要がある(図1)。システム設計者は性能やプリント基板の大きさ、素子の入手しやすさ、価格を考慮した上で、最良のメモリーを選択しなければならない。アプリケーション・プロセッサにおいては、モバイルSDRAMをほかのメモリーと同じ機能ブロック内に置くことができるが、SDRAMはインタフェースが異なるため、別のデータバスを用意しなければならない。
またMP3はかなり大量のメモリーが必要である。このメモリーの第一候補はNOR型フラッシュではなく、取り外し可能なNAND型フラッシュである。ただし、NAND型やNOR型フラッシュは共に、DRAMと入れ替えることはできない。というのも通常、NAND型フラッシュは音楽データの格納や圧縮システムコード（コード・シャドウイング）、またはその両方で使用するからである。NOR型フラッシュはコードをその場所で実行し、NAND型よりもずっと優れた読み書き性能を持つ。一方、NAND型フラッシュを用いる場合、コードは、通常NAND型内に圧縮して格納し、電源投入時に解凍し、DRAM内で実行する。このような新しい特徴を持たせようとすると、消費電力の少ないフラッシュメモリーチップ単体やSRAMチップ単体のような従来型タイプのメモリーでは、新世代携帯電話機の設計には不十分となる。プリント基板の大きさは限られているため記憶密度の低いこれらのメモリーでは容量が少なく、新世代携帯電話機の機能をすべてサポートすることができない。
そこで登場してくるのがPSRAMだ。PSRAMは、トランジスタが6個からなる低消費電力SRAMの代替となる1トランジスタ方式のメモリーである。現在、SRAMの代替え製品となりつつある。特に16Mビットのメモリーを採用する場合、携帯電話機の設計者は、記憶密度が高いPSRAMに移行しつつある。またSRAMとPSRAMはフラッシュメモリーと同様のインターフェースを持つ。従ってS-CSP＊の適用で良好なメモリーの組み合わせを作ることができるのだ。
しかし、SRAMとPSRAMのデータシートをよく調べ、結果としてシステムソフトウエアにおけるタイミングや信号の相違など、互換性が損なわれないかを検討することが大事である。表1は携帯電話機の設計者がDRAMやPSRAM、低消費電力SRAM、フラッシュメモリーの基本的な違いを判断するために役立つだろう。
ところで、モバイルDRAMチップとフラッシュチップは積み重ねることが可能だ。ただし、これは必ずしも簡単ではない。その理由はDRAMとPSRAMはインターフェースが異なるからだ。それに加えて、PSRAMのスタンバイ電流はDRAMよりも一般的に小さい。PSRAMとDRAMのいずれか、またはその両方を採用する最良の方式とその適用に対する最良のインターフェースを決めるには、バスのバースト周波数の要件が重要となる。すなわち、読み取りと書き込みモードは非同期か同期か、動作およびスタンバイ電流はどの程度か、データの構成はどうか、そしてプリント基板のレイアウトをどう設計するかなどを考慮しなければならないのだ。
例えば、SDRAMを使うより、PSRAMとフラッシュを使う方がプリント基板の設計は容易である。その理由はSDRAMが余分なインターフェースを必要とするからである。それに加えてSDRAMは、JEDECの定義が1ページ当たり512ワードであるのに対し、PSRAMは64ワードである。この事実だけでも、16ワードバーストを使うことで、全体の電力消費をおよそ70％削減できる可能性を秘めている。最近は、シングルチップ型よりもスタック型のメモリーを使う設計者が多くなってきている。こうしたことから携帯電話機だけでなく、多くの機器の設計においても、急速にS-CSPを使うスタック型メモリーへ移行しつつある。
チップをどうスタッキングするか
S-CSPを利用する場合、システム設計者はメモリー用にプリント基板上で割り当てる面積だけでなくZ軸、つまり高さにも考慮しなければならない。垂直方向に積み重ねるチップの数が、この仕様の決め手になるからだ。
チップを積み重ねる場合、システム設計者はチップ製造の最終段階、つまりウエーハプロセスまで設計的な考慮をする必要がある。チップを積み重ねようとすると、新しい一連の課題に遭遇する。この中には、ウエーハを薄くすることやチップのテスト、層間はく離、素子間の耐ノイズ性などが含まれる。根本的な懸念の1つは、ウエーハを薄くすることによる不純物汚染が、最終的には空乏層領域に及ぶこととなる可能性があることだ(図2)。データ格納用セルから空乏層領域への電荷の喪失が起こり、その結果、リフレッシュ間隔、tREF値を悪化させるのである。
メモリーの供給業者は1.6mm以下のもの、1.4mmのS-CSPの仕様を決めるときでさえ、ウエーハを薄くすることによって起こり得る問題を理解するよう設計者に求めている。具体的には、単一ビットの欠陥や保持時間の変化、リバーストンネル効果、パンチスルー、リフレッシュ間隔などである。システム設計者は性能が保証され、ビットエラーを防げる最小の厚さのメモリー製品に関して、供給業者からできる限り、多くのデータを入手する必要がある。例えば、薄いDRAMウエーハをS-CSPとして使う場合は、ウエーハがどの位まで薄くなると、リフレッシュ時間がどの程度まで平均して悪化するのかを知るなどである。
メモリーの供給業者と関連ある組み立て業者が実施した実験によると、データの保持時間を悪化させる可能性を持つ複数の源を確認したが、いずれもその原因を特定するには至っていない。ウエーハの最終的な厚み、機械的な背面研磨を行った後にCMP＊研磨を実施する。CMPスラリーを施す際に使用した水の成分やウエーハプロセス後の熱サイクルなどのいくつかの要素が、この悪化に関係しているのだ。
データ保持時間を悪化させない方法
薄いメモリーチップのリフレッシュ間隔がなぜ悪化するか、その理由ははっきりしていないが、この問題をなくす方法はある。そして実際に改善し、歩留りを向上した例があるのだ。
例えば、背面研磨の後にCMP研磨を必要とする場合、適正なスラリーと純度の高い水を使うというものだ。おそらく、最良の方法はスラリーを全く使用せず、背面研磨の後、単純に機械的研磨によってウエーハ表面をきれいにすることである。この方法で考慮しなければならない最大のカギは、背面が平坦でない場合における、ウエーハの圧力とチップのクラッキングである。
トランジスタの素子領域にある空乏層領域が汚染されると、ウエーハ表面の可動イオンも汚染し、トランジスタを劣化させることが複数の研究により判明している。16MビットのDRAMの場合、金属汚染の許容度レベルは1cm2当たり100金属原子程度である。製造業者は、フッ酸溶液による金属表面の汚染を丹念に調査している。その上、塩素イオンなどの陰イオンが、電界の中で移動する電荷を作り出す可能性があり、チップの動作温度が上昇すると、素子のドリフトのような予測できない状態やリフレッシュ期間が悪化することなど、そのほかの不安定性を作り出す原因ともなり得る。
ウエーハ表面での影響を考えると、おそらく6mil（約0.152mm）以下の厚さのウエーハで、熱サイクルの繰り返しによる拡散速度の上昇で、微量元素がウエーハに背面から入り込み、電気的な性能を悪化させる可能性がある。またはこれはウエーハ処理の段階から現れていた可能性もある。(図3)は、標準的なフラッシュメモリーのセルの、正常動作時の状態とパンチスルー状態の断面を示している。この場合はゲート酸化膜またはチャンネル領域ではなく、表面下でソースとドレインが電気的にショートしている。基板のバルクのシート抵抗が汚染によって、正常値から変化したときは、素子の制御用ゲートにわずかなバイアス電圧を印加した場合に、このような状態が起こり得る。
薄くしたメモリーチップの領域が大きくなるにつれ、パッケージングや組み立ての問題が起こってくる。例えば、チップ面積が大きくなると、薄くしたチップを別の薄くしたチップまたは基板に張り付けたときに、チップに圧力が加わり、クラックを発生させることがある。実験によると、背面研磨は裏面を荒らす可能性があり、それによって耐湿性に影響を与えるチップのクラックやチップのはく離を増長させる可能性があることが分かった。それに加えて、より大きい面積の薄型メモリーチップを使用すると、チップを接着する材料の硬化時に圧力を引き起こす可能性も増す。この問題はボンディングワイヤーのループ形状にも影響を及ぼす。
2つのチップを積み重ねる場合は、費用と歩留りに与える影響は最小となる。しかし、3つ以上のチップを積み重ねると、歩留りが下がり、最終消費者に対する費用を増加させることになる。KGD、場合によってはGED＊を使うことでこれらのリスクを減らし、適度な信頼度を確保できるため、ウエーハを徹底的に試験することで、後工程の組み立て試験時の歩留り低下を減らせる。KGDを使った高度の試験は、断線、ショートおよび連続試験装置を不要とする。メモリーICの製造業者は、DCテスト、またはDCとACテストを行ったKGDを提供する。ウエーハレベルにおけるACテストの機能を加えることは、費用を増加させるが、複数のチップを積み重ねる場合、いくつかの利点がある。このサービスを提供する供給業者はほとんどいない。大量生産を委託する前に供給業者がどのようなレベルの保証を行うのかを知っておくことが最良である。
全般的に、チップを積み重ねる場合、ウエーハ処理における表面汚染に起因するはく離やチップのひずみ（湾曲）、パッケージの射出成型時の損傷やそれらによる組み立て工程における熱サイクルなどの危険性がある。また、スタッキングによって、チップに熱の影響を与える可能性もある。例えば、面積を抑えるために、ベースバンド用ICチップの上にメモリーを積み重ねると、積み重ねによってより多くの熱を閉じ込めてしまうため、DRAMのリフレッシュ間隔が悪化するかもしれない。設計者がこの状況を正しくモデル化しなければ、この問題により電池の寿命を短くすることもある。
パッケージ・スタッキング技術
パッケージの上にパッケージを積み重ねるパッケージ・スタッキング技術は、チップスタッキング技術の代替として業界に受け入れられつつある。パッケージ・スタッキング技術の場合、標準のSMT＊技術を用いると、どのような歩留りも、一体化する前のシングルやデュアルチップ・パッケージに影響を及ぼす。
パッケージ・スタッキングでは、同じ型または同じサイズのチップを統合し、そしてデジタルベースバンドのメモリー、またはメモリー付きのアプリケーション・プロセッサの積み重ねを可能とする。この方法は、メモリー素子のマルチソース化と最終消費者に対する費用削減を実現する。また、パッケージを積み重ねる前にメモリーとロジックを別々に試験できるため、特性試験も容易となる。メモリーとロジックを同時に試験するためには、ミックスド・シグナル用のテスターと別々の試験フロー、またはその両方が必要となり、手間がかかる。携帯電話機の場合は厚さの制限が、複数のメモリーまたはメモリーとロジックを1つのパッケージの中に収納する最大の欠点となる。最新の携帯電話機のほとんどは、厚さに制限があるためチップ・オン・チップ・スタッキングが唯一、満足できる方法となる。さらに、パッケージ・オン・パッケージの危険性には、平面でないパッケージ部品によるはんだ付けの信頼性問題も出てくる。
バッテリの電力に関する考察
電力消費とスタンバイ電流は、システム設計者が考えねばならない重要な問題である。設計者は読み書き時など、動作時のすべての電流に対応する十分な電源負荷だけでなく、スタンバイ時の電源負荷も見積もる必要がある。スタンバイ時とは、電源は入っているが使用していない状態である。動作時またはスタンバイ時のいずれかで電源性能が悪いと、携帯電話機は実際に利用する時間よりも多くの時間を充電器の上で費やすことになる。トレードオフをバランスさせるためには、より大きい動作電流とスタンバイ電流を必要とするかもしれないが、前世代の携帯電話機よりも少ない時間でJavaアプレットをダウンロードできる、より高性能のメモリーの採用をお勧めする。そのほか考慮すべき事項としては、ベースバンド回路が同期式に対応可能ならば、同期式を採用することも挙げられる。同期式素子は、動作電流が大きくなるが、非同期の素子より高速のデータスループットを実現する可能性がある。応用機器ごとに、所定の電池で性能の高いメモリーを使う場合と性能の低いメモリーを使う場合とで、必要とする全消費電流を比較すれば、どの方法が一番良いかが分かる。
費用と利点
設計者は種々のメモリーや素子のオプションを検討する場合、適用するものにとって何が最良か、それをどのようにして決定するかということを理解する必要がある。データスループットや電池の寿命、コード・シャドウイングに対するインプレース実行、プリント基板の面積の節約、およびパッケージング（これにはチップスタッキング、システム・イン・パッケージ、パッケージ・オン・パッケージがある）などを考慮しなければならない。これらの選択は自由ではない。それぞれに対する最終的な歩留りは、パッケージの中に存在する部品の複雑さによって異なるからだ。汎用メモリーを採用すると、量産品のため価格競争力がある。一方、ニッチな製品は、素子の入手が限られるため費用が高くなる。
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| 用語解説 / 会社情報 |
【KGD】
known-good die
検査済良品チップ |
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【S-CSP】
stacked-chip-scale-packaging
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【CMP】
chemical mechanical planarization |
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【GED】
good-enough die |
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【SMT】
surfacemount-technology
表面実装技術 |
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【David Sempek＊】
-David Sempek氏は、米アリゾナ州ChandlerにあるAmkor Technology社のAdvanced Product Developmentのディレクターである。 |
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