システム・オン・チップ向けインターコネクトを徹底比較

2004年11月号

システム・オン・チップ向けインターコネクトを徹底比較

システム・オン・チップ（SOC）のような大規模LSIに集積する回路ブロックの接続に向けたインターコネクト技術を比較する。英アーム社の「AMBA」と米IBM社の「CoreConnect」、米ソニックス社の「Smart Interconnect IP」、米フルクラム社の「Nexus」、米クロスボー社の「Xfabric」を取り上げた。各インターフェースの特徴を把握して、開発するLSIチップに最適な技術を選択する必要がある。

ジム・マクレガー	米マイクロプロセッサー・レポート誌＊	プリンシパル・アナリスト
Jim McGregor	Microprocessor Report	Principal Analyst

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　ある電子システムを想定したとき、その構成要素同士を互いに接続する技術をインターコネクト（相互接続）技術と呼ぶ。このインターコネクトには、LSIチップ上（オンチップ）の回路ブロック同士の接続に向けた技術のほか、LSIチップ同士の接続やプリント基板同士の接続、そしてシステム同士を接続する用途に向けた技術などがある。
　過去10年以上にわたって、インターコネクト技術を向上させるための努力は、オンチップの回路ブロック同士のインターコネクトではなく、LSIチップ同士あるいはプリント基板同士、システム同士のインターコネクトに注がれてきた。マイクロプロセッサー・チップの動作速度が半導体製造プロセスの微細化に伴って高まり続けてきたため、オンチップのインターコネクトはシステムの処理性能を制限する「ボトルネック」になり得なかったからである。ボトルネックは常に、LSIチップ同士あるいはプリント基板同士、システム同士のインターコネクトだったわけだ。
　ところがここにきて、オンチップのインターコネクトがシステム設計の鍵を握るようになってきた。興味深いことに、この理由もまた半導体製造プロセスの微細化である。微細化の進展により、数1000万～数億個ものトランジスタを集積したマイクロプロセッサー・チップを製造できるようになった。1つのチップに多数の機能を搭載した、いわゆるシステム・オン・チップ （SOC＊）を実現できる。こうしたLSIチップを採用したシステムでは、LSIチップ上に作り込む回路ブロック間のインターコネクトによってシステム全体の処理性能が決まってしまう可能性が高い。
　そこでシステム・オン・チップの設計においては、回路ブロック間のインターコネクトをどのように設計するかが極めて重要な課題になる。LSIチップの開発に要する工数やコストなどに大きな影響を及ぼすからだ。このため、オンチップのインターコネクト技術、すなわちオンチップ・バス技術を開発し、バス・インターフェース回路を IP＊コアとして販売する企業の役割が高まっている。
　ここで、本稿で使用する用語を定義しておく。第1に、システム・オン・チップ技術に基づくLSIチップに集積する回路ブロックの呼び方である。この回路ブロックは一般に、「IP」あるいは「ブロック」、「モジュール」、「コア」などと呼ばれる機能単位である。本稿では最小の機能単位を構成する回路を「回路ブロック」と呼び、複数のブロックを組み合わせて複合化機能を実現した回路を「回路セル」と呼ぶことにする。第2は、ブロック同士を接続する配線とその駆動回路である。一般に「チャンネル」あるいは「ポート」、「リンク」、「バス」などと呼ばれるものだ。本稿では、「インターフェース」という用語を使用する。

インターコネクトの選択肢を探る

　システム・オン・チップの設計に使えるインターコネクト技術は大きく3つある。すなわち、①チップごとに設計した専用のインターフェース、②チップを設計する企業があらかじめ独自に開発しておいたインターフェース、③IPコアの開発企業からライセンス供給を受けたインターフェースである。
　チップ毎に異なるインターフェースを採用する①のような手法は、プリント基板の設計でも使われる一般的な手法である。LSIチップに集積する回路ブロックの数が少ない場合や、回路ブロック同士が似通っていて信号のやりとりに変換回路をほとんど必要としない場合に効果的である。システム・オン・チップ全体を完全に独自設計する場合、つまり外部からIPコアとして調達した回路ブロックを集積しない場合に特に有効といえる。

　ただし、独自設計のシステム・オン・チップにおいても、回路ブロックを新たに追加すれば配線本数や消費電力、信号同士の遅延のばらつきが増大する。チップごとに専用のインターフェースを設計する場合でも、回路ブロックの集積密度が高まれば設計の自由度は低下してしまうわけだ。この集積密度と設計の自由度のトレード・オフは、何100万個もの生産量が望める携帯電話機用チップでも成り立ち、生産量が少なく価格に柔軟性のある医療機器や軍事システムに向けたチップでも成り立つ。
　あらかじめ独自に開発しておいたインターフェースを使う②の手法と、外部からライセンス供給を受けたインターフェースを利用する③の手法のどちらを採用するかは、LSIチップの開発に必要とされるリソースやLSIの市場投入までに残された時間、コストなどによって判断できる。このほか、独自に開発したインターフェースを採用することで特に高い付加価値を生み出せるのかどうかを検討する必要もあるだろう。インターフェースを外部からライセンス購入した方が、独自に開発するよりも容易であることが多いからである。ライセンス供給に向けたインターフェースに関してはさまざまな情報が公開されている。このため、ライセンス購入可能なインターフェース技術の比較検討が可能である。
　オンチップのインターコネクト技術は、プリント基板同士やシステム同士のインターコネクト技術に近いインターフェースを採用している。また、数多くの選択肢が用意されている点も、プリント基板やシステムのインターコネクト技術と同様である。
　オンチップ・インターコネクトのいくつかは、一般的なパラレル・バス・アーキテクチャーをシリコン・チップへの集積に向けて最適化したものにすぎない。一方で、スイッチド・ファブリック＊技術を適用したオンチップ・インターコネクト技術も存在する。いずれのインターコネクトも開発企業からライセンス購入が可能である。ただし価格や性能はそれぞれ異なっている。どのインターコネクトを採用すべきかは、設計の自由度や価格、実装面積、配置方法、消費電力、性能、レイテンシー、コアの種別、設計ツールおよび標準規格などによって判断できる。

AMBA

　ここからは、現在ライセンス購入可能なオンチップ・インターコネクト技術を比較していく。最初は 英アーム社＊のオンチップ・バス「AMBA＊」である。AMBAは当初、主データのトラフィックを扱うシステム・バス「ASB＊」と周辺コアとのバス「APB＊」からなるマルチバス・アーキテクチャーとして発表された。発表時期は1995年である。このASBは新バージョンの発表によって高速バスの「AHB＊」と「AXI＊」に置き換えられた ＊1）。
　アーム社はもちろん、AMBAを同社固有のインターコネクトとして設計した。ところが同社のプロセッサー・コア（ARMコア）の拡販を狙って、AMBA技術のライセンス料とロイヤルティーの両方を無料にしたのである。現在はAXIのプロトコル仕様の策定に30社が参加している状況である。またライセンス供給を受けるLSI開発企業は100社以上に達する。
　ただし、このように採用が広がっていても、AMBAがデファクト・スタンダード（事実上の標準）を獲得しているとは断言できない。それでもLSI開発企業の多くは、無償で入手可能なほかのインターコネクト技術に比べてAMBAが魅力的だと考えている。この理由は、アーム社がIPコアの開発に特化した企業だからである。つまり、LSIチップの開発や販売で競合関係になる可能性がないわけだ。
　例えば 米LSIロジック社＊は、オンチップ・バスに米IBM社が開発した「CoreConnect」でなくAMBAを採用した理由の1つとしてこの点をあげている。このほか、自社で開発したオンチップ・バスをライセンス販売する 米SuperH社＊のような企業でさえも、自社開発のオンチップ・バス以外にAMBAをサポートすると発表している。アーム社はAMBAに新しく追加する機能についてユーザーの意見を数多く取り入れてはいるものの、仕様の決定権は完全に手中に収めている。
　高速バスのAXIは、AMBAの最新バージョンで拡張されたものだ。従来のAMBAインターフェースを基に作り上げられている。共有バスから多重階層バスに至る複数の相互接続構造をサポートする。多層構造のバスとして、AXIは回路ブロック間のポイント・ツー・ポイント接続やファブリックに準じたインターコネクトを形成できる。AXIによるインターコネクトは基本的に5本の単方向バスである。各バスが独立した双方向のハンドシェーク・インターフェースを備えている。
　5本のバスは、図1に示すように、アドレスと制御の読み出し/書き込み用バスと、データの読み出し/書き込み用バス、レスポンス用バスである。データは、1～16個のバースト・データ形式で転送される。各バースト・データは8～1024ビットの情報を扱うことが可能だ。バースト・データにはIDタグが添付される。このため、複数のバースト・データの順番を入れ換えて処理できる（アウト・オブ・オーダー実行）。さらに、同じバースト・データを別のIDを持ったバースト・データの中にインターリーブすることも可能だ。アウト・オブ・オーダー実行に対応することで、効率的なDMA＊転送を実現できる。また、初期レイテンシーの大きなスレーブと通信する際にも有効である。AXIは単一のシステム上に複数のAXIマスターとAXIスレーブを搭載可能である。

CoreConnect

　IBM社が1996年に発表したオンチップ・バスCoreConnectは、もともとは同社が自社で設計するシステム・オン・チップ向けに開発したものだ。後に同社は、IPコアやLSI設計受託サービス、半導体チップ製造受託サービスの販売を促進するために、社外ユーザーにこのオンチップ・バス技術を提供することを決めたのである。ライセンスとロイヤルティーは両方とも無料とした。同社はCoreConnectをオープン・スタンダードとして普及させることを目指している。米ザイリンクス社＊がCoreConnectの採用を決めると、この普及に一気に弾みがついた。
　CoreConnectは、システム・バスであるプロセッサー・ローカル・バス （PLB＊）と、周辺コア用バスであるオンチップ・ペリフェラル・バス （OPB＊）からなる多重バス・アーキテクチャーである。いずれのバスも双方向型バスであり、読み出し用のデータ・パスと書き込み用のデータ・パスを独立に備えている。PLBは32ビットあるいは64ビット、218ビットに構成可能。一方、OPBは32ビット構成のみである。このほかCoreConnectには、PLBとは別に、レジスター情報を処理するためのデバイス・コントロール・レジスター （DCR＊）・バスと呼ぶバスも用意されている（図2）。PLBとOPBの両方が、両バスを橋渡しするアービター・マクロを備えている。
　PLBの第5版（PLB5）はクロスバー・スイッチを導入することで、バスとスイッチド・ファブリックのギャップを埋めている。PLB5は最大16個のマスターに対応可能だ。ただし、マスターを最大8個までに抑えて400MHzで動作させるのが最適である。クロスバー・スイッチのほか、PLB5ではL1/L2ハードウエア・キャッシュのコヒーレンシー管理によるマルチプロセッサーのサポートと、最大16段のアドレスからデータ・サイクルまでのパイプラインのサポートを追加した。いずれも既存のオンチップ・バス技術では対応していなかったものである。PLB5は従来版のPLBにも対応可能だ。ただし、ブリッジ・マクロの追加が必要である。OPBはデータ転送速度がそれほど高くない周辺コアに対するサポートを提供する。
　すでにIBM社は、さまざまな種類の組み込み用プロセッサーにCoreConnectアーキテクチャーを採用している。

Smart Interconnect IP

　米ソニックス社＊のインターコネクト「Smart Interconnect IP」は多重バス・アーキテクチャーを採る。システム・オン・チップに向けた分散型の多重バスであると同社は述べている。システム・バス「SiliconBackplane Ⅲ」と、周辺コア用バス「Sonics3220」、メモリー・スケジューラー「MemMax」の3つのIPコアで構成した ＊2）。
　ほかの多重バス・アーキテクチャーと異なり、Smart Interconnect IPでは回路ブロックに特別な処理機能を持たせる必要がない。インターコネクト側で処理を請け負う（図3）。回路ブロックは業界標準のインターフェース仕様である「OCP＊」に準拠したインターフェースを備えていればよいわけだ。Silicon　Backplane Ⅲ側にコンフィギュレーション可能なロジック回路を埋め込んである。この制御ロジック回路が回路ブロックをオンチップ・バスに接続する役割を果たす。インターコネクトと複数の回路ブロックが直接接続されないため、異なるクロック信号で動作する回路ブロックを容易にバスに接続できる。
　周辺コア用のバスであるSonics3220も、比較的データ転送速度が低い周辺コアとの接続に向けて、SiliconBackplane Ⅲと同様のアーキテクチャーを採用している。メモリー・スケジューラーのMemMaxは、システム・バスとメイン・メモリーとの間に配置することで、システム・バスに統合されたメモリー・コントローラーのように振る舞う。MemMaxはメイン・メモリーに対するバースト転送に優先度を付けてスケジューリングを行う。ソニックス社によれば、MemMaxを使うことで、特定の用途ではマルチメディア処理性能を40％も向上させられるという。
　ソニックス社は、同社のインターコネクトをシステム・オン・チップに集積する際のシミュレーション時間や設計サイクルの短縮を狙って、市販の EDA＊ツールと連動が可能な開発ツール・セットを提供している。なお、Smart Interconnect IP製品を使用する際には、ライセンス料とロイヤルティーが必要である。

Xfabric

　米クロスボー・テクノロジーズ社＊は、インターコネクト技術に完全に狙いを定めてIPコア市場に新たに参入した企業である。同社の提供するオンチップ・バスが「Xfabric」だ。同社が発表した第1世代のインターコネクト技術「2D-fabric」は限定的な成功にとどまった。そこで同社は、2D-fabricを拡張してXfabricを開発したのである。
　2D-fabricでは、回路ブロックを取り囲むようにインターコネクト用インターフェースを設けていた。これを利用して、多点間のパス経由のデータ転送を実現できるように、2次元格子状に回路ブロックを配置していた。クロスボー社の言葉を借りれば、2D-fabricはメッシュ型のスイッチド・ファブリック、あるいは分散型ファブリックを形成している（図4）。
　Xfabricも同様に、インターコネクト用インターフェースを備え、各回路ブロックを取り囲んでいる。ただし、データ転送の管理は各ブロックから切り離されたインターコネクト・ブロックで実行する。このため、各回路ブロックへのアクセスは、実際に回路ブロックがデータをやりとりしているときにだけ発生するわけだ。こうしたアーキテクチャーを採るXfabricは、類似の回路ブロックをアレイ状に並べて集積したLSIチップや、実装面積が同じ程度の回路セルを複数搭載したLSIチップに向く。例えばマルチコア・プロセッサー・チップやFPGAチップなどである。
　Xfabricのデータ転送は、インターコネクト・ブロックによって管理すると述べた。インターコネクト・ブロックと回路ブロックの間のインターフェースは単方向バスのペアである。このバスの動作を止める（ディスエーブルにする）ことと、データの転送方向を一方向に限定することにより、データ転送パスの制御を実現する。データ転送パスは、データ転送速度を常に最大に維持するとともに、ほかのデータとの衝突によって生じるレイテンシーを低減し、確実なデータ転送パスを形成できるように制御されている。
　回路ブロックとインターコネクト・ブロック間のインターフェースとして最大4つの単方向バスのペア、すなわち最大8本のインターフェースが利用可能である。ただし実際には、データ転送パスのデータ・フローを最適化するため、8本よりも少ない数のインターフェースを動作させることになる（図5）。
　インターコネクト・ブロックは回路ブロックへの読み出し処理を32ビット幅で実行し、インターコネクト・ブロックへの書き込みを48ビット幅（16ビットのヘッダーと32ビットのペイロード）で処理する。インターコネクト・ブロックと回路ブロック間のデータのやりとりには1クロック・サイクルが必要だ。インターコネクト・ブロック同士のデータ伝送は16ビットのパケット転送によって行う。
　クロスボー社によると、XfabricはXfabric技術のオンチップ・バスを集積したLSIチップ同士のインターコネクトとしても機能する。ただしその場合には、クロック周波数を約50％まで低下させる必要があるという。各LSIチップのマルチホップ・レイテンシーの問題と、プリント基板のインターコネクトによるデータの衝突を回避するためである。
　現時点ではまだ、Xfabricは開発中の新アーキテクチャーである。従ってライセンス供給やチップ設計についての詳細は明らかにされていない。Xfabricを利用する際にはライセンス料とロイヤルティーが必要である。Xfabricを採用したLSIチップの設計と検証を支援するEDAツールはまだ登場していない。ただしクロスボー社は、Xfabricの処理性能とレイテンシーを予測する計算式を提供している。

Nexus

　米フルクラム・マイクロシステムズ社＊は米カリフォルニア工科大学の研究室で産声を上げた新興企業である。独自のオンチップ・バス技術「Nexus」を提供している。Nexusはオンチップのスイッチド・ファブリックである。回路ブロック群の中心部に非同期のクロスバー・スイッチを配置するアーキテクチャーを採用した。このクロスバー・スイッチから各回路ブロックに向けて高速のインターコネクトが放射状に伸びている（図6）。
　クロスバー・スイッチをLSIチップの中心に据えているため、インターコネクトの配線長は従来の一般的なバス・アーキテクチャーと比べて若干長くなる可能性がある。配線が長くなると配線上を伝送する信号の減衰が問題になる。このためNexusでは、動的なリピーター回路を適切に挿入する対策を採る。2G～4GHz動作に対応するためにはリピーター回路を2mmごとに挿入し、500MHz動作の場合には8mmごとに挿入すればよい。
　このほかNexusでは、各回路ブロックとの接続部分にクロック・ドメイン・コンバーター回路を設ける。これを利用すれば、異なるクロック信号で動作する回路ブロック同士が、非同期のデータをやりとりできる。複数のクロック・ドメインを備えたシステム・オン・チップを実現しやすい。フルクラム社によると、この非同期型アーキテクチャーを使うことで、大規模LSIチップの端から端まで信号を伝送するのに要する時間を最大3ns程度に抑えられるという。
　クロスバー・スイッチから放射状に伸びたインターコネクトは、36ビット幅の単方向パラレル・インターフェースである。このパラレル・インターフェースを使ってバースト・データを伝送する。バースト・データはクロスバー・スイッチの接続を切り替える4ビットの制御ビットと、任意の数のデータ・パケット、バースト転送の完了を通知するための末尾ビットからなる。バースト転送に割り込みをかけることはできない。ただし、データ・サイズの大きいパケットを小さいバースト・データに分割し、インターリーブすることが可能である。このほか、クロスバー・スイッチ内で干渉を発生させずに異なる周辺コアへのバースト転送を同時に処理することもできる。
　Nexusは現在のところ、36ビット幅のデータ・パスを使って最大16個の回路ブロックを接続できる。ただしフルクラム社は、128ビット幅のデータ・パスを使って最大32個の回路ブロックの接続が可能だとの見解も示している。
　本稿の執筆時点では、Nexusを使ったシステム・オン・チップの設計事例は公表されていない。ただしフルクラム社は、同社が開発/販売する SPI-4.2＊インターフェース対応スイッチLSIにNexusのインターコネクト技術を投入している。システム・オン・チップに組み込むインターコネクト技術としてNexusを利用する場合には、ライセンス料とロイヤルティーが必要になる。

インターコネクト技術を比較する

　次に、ここまでに紹介したインターコネクト技術を比較する（表1）。各インターコネクト技術のアーキテクチャーが互いに大きく異なっている点に注意してほしい。いずれのインターコネクト技術もシステム・オン・チップ設計に何らかの利点をもたらすことが期待できる。また、実際の特性はLSIチップの製造プロセスやクロック周波数、そしてLSIチップ全体の設計に依存して変化することにも注意が必要である。

設計の自由度を確保する

　まずは設計の自由度について比較してみよう。半導体チップの開発と製造に要するコストが上昇しているため、設計した回路やIPコアを再利用したり修正したりする場合の自由度が高いかどうかが、システム・オン・チップに向けたインターコネクト技術を選択する際の重要な判断基準になっている。特に、あるLSIチップを基にバージョンの異なる複数のチップを用意する場合は、自由度の高低が直接、採用の可否に結びつく。
　例えば、複数の携帯電話機向けに数多くの派生品を開発する際には、コストと市場投入までの期間を最小限に抑えつつ簡単に設計変更できる技術を選択すべきであろう。こうした場合には、ソニックス社のインターコネクト技術であるSmart Interconnect IPやクロスボー社のXfabricを利用すれば、最も高い自由度が確保できる。あらかじめある程度の変更を想定してレイアウト作業を行っておけば、LSIチップ全体のレイアウトに変更を加えることなく回路ブロックの修正や置き換えを実施できる可能性がある。

ライセンス料だけがコストではない

　続いてコストについての比較を行う。どのような設計においても、コストは重要な要素である。今回比較したインターコネクト技術のコストに関しては、各ベンダーが異なった姿勢を示している。アーム社とIBM社は、インターコネクト技術の提供をインターコネクト以外のIPコアやサービスを販売するための手段の1つとして捉えている。このため、ライセンス料とロイヤルティーの両方を無料にしてインターコネクトを提供している。
　一方で、ソニックス社とフルクラム社、クロスボー社は、ライセンス料とロイヤルティーの支払いを要求している。ただしフルクラム社とクロスボー社の2社はこれらの料金を公表していない。インターコネクトに関するコストを厳密に比較するためには、インターコネクト以外のIPコアの調達費用や、設計サービス、EDAツール、製造コストなどをすべて考慮すべきであろう。こうした議論については本稿の範囲を超えるためここでは取り扱わない。

インターコネクトで実装面積を削減

　それぞれのインターコネクト技術を採用した場合に、いったいどれだけの実装面積とソフトウエアが必要になるのか。この疑問に明快に答えることは極めて難しい。一般に、複雑で高機能なアーキテクチャーを採るインターコネクトほど、LSIチップ上の実装面積は大きくなるといえよう。ただし、こうしたインターコネクトが、専用に設計したインターフェース回路に比べて必ずしも大きな実装面積を要するとは限らない。例えば、IBM社のPLB4は1mm²以下の面積に収まることがほとんどである。ところがバッファー用のFIFO＊付きクロスバー・スイッチであるPLB5は最大で5mm²を要する可能性がある。
　一般に、ライセンス購入可能なインターコネクト技術の採用を検討するくらい複雑なシステム・オン・チップであれば、専用に設計したインターフェース回路よりもライセンス購入したインターコネクトの方が同程度以下の実装面積に収まるはずである。インターコネクトは間違いなくLSIチップの面積を消費する。ただしそれによって、数100本もの配線を削減できるかもしれないのだ。
　また、インターコネクトを採用すれば回路ブロックの回路を減らせる可能性がある。FIFO制御回路や、Smart Interconnect IPやNexusのような高機能インターコネクトに搭載されている伝送制御回路などである。
　紹介したインターコネクトの中で、比較的大きな実装面積を必要とするのがクロスボー社のXfabricである。各回路ブロックとインターコネクト・ブロックに追加回路を埋め込む必要があるからである。
　いずれのインターコネクト技術を採用する場合にも、そのインターコネクトに対応したソフトウエアを用意しなければならないというオーバーヘッドが発生する。しかし、もしインターコネクトがソフトウエア以外の設計要件、例えばレイテンシーや消費電力を満たしていれば、依然としてインターコネクトを採用する利点は大きいといえる。

レイアウトの容易性を見極める

　回路ブロックの機能を表したブロック・ダイアグラムを紙の上に描くことはそれほど難しい作業ではない。ところが、実際の半導体チップの上にすべての回路ブロックを配置し、互いを接続することは容易ではない。Xfabricは、インターコネクト・ファブリックからすべての回路ブロックが同じように見えるように設計されている。しかし実際には回路ブロックの大きさは同一ではない。このため、各インターコネクト・ブロックと回路ブロックの間の配線長にばらつきが生じ、タイミングやレイテンシーの問題を引き起こす可能性がある。
　Nexusは、インターコネクトのクロスバー・スイッチ回路を中心に配置するため、配線長の影響をより受けやすい。長い配線に対応するために設けるリピーターは、レイテンシーや実装面積を増大させてしまう可能性がある。
　このほか、各インターコネクトが想定している半導体製造プロセスも考慮すべき項目の1つである。90nmへの移行が進んだ結果、選択できる半導体ファウンドリー企業の数は減少している。台湾の TSMC社＊は、今回紹介したインターコネクト技術のベンダーのうちIBM社を除くすべての企業がサポートする半導体ファウンドリーである。

消費電力への影響は小さい

　インターコネクトによって消費される電力は、システム・オン・チップの規模が大きくなるに従って大きくなる。しかしLSIチップ全体の消費電力を考えると、高機能なインターコネクト技術を採用することで消費電力を低減することも可能である。各回路ブロックへのインターフェースを標準化し、インターフェースの配線の長さを最小化することで、配線の途中に挿入するバッファーの数を少なくできるからだ。これに加えて、もしインターコネクト自体が動的にインターフェース回路を制御していれば、各ブロックにインターコネクトの監視機能を搭載する必要がなくなる。この結果、各回路ブロックにおける消費電力を低減できる。
　各インターコネクト技術による消費電力を比較できるような実測結果は存在しない。すべてのシステム・オン・チップ設計は互いに独立だからである。ただし、最も複雑なインターコネクトによる消費電力でさえ、システム・オン・チップの主要な回路ブロックによる消費電力の数分の1にすぎない。

レイテンシーとバンド幅

　レイテンシーは、プリント基板やプリント基板を組み合わせて構築するシステムにおいて特に重要な設計課題である。インターフェースと部品の間の物理的な距離が、半導体チップ上の配線長と比較できないほど長いからだ。半導体チップ上のレイテンシーは、インターコネクトのアーキテクチャーと製造に用いるプロセス技術に左右される。最適なインターコネクトを選択すれば、レイテンシーを最小に抑えられる。ハードウエア・コアによる実装と非同期型アーキテクチャーにより、Nexusはおよそ2nsというレイテンシーを達成している。
　すべてのベンダーがレイテンシーの数値を公表しているわけではないが、マイクロプロセッサー・レポート誌はオンチップ・インターコネクトによるレイテンシーは平均で8ns程度にすぎないと推定している。
　インターコネクトの性能は通常、バンド幅で表現できる。ところが実際にはバンド幅の表現方法が統一されていないので注意が必要だ。単方向の単一チャンネルのバンド幅であったり、複数のチャンネルの合計であったりする。複数チャンネルを合計したバンド幅を比較すると、スイッチド・ファブリックがほかのインターコネクトよりも広くなる。スイッチド・ファブリックは数多くの転送処理を同時に実行する機能を備えているからだ。従って、AdvancedTCA＊のような次世代システム・デザインでは、スイッチ・アーキテクチャーの採用が進んでいる。表1に示すように、Nexusは72Gバイト/秒のバンド幅を備えている。

IPコアの供給形態

　RTL＊で供給されたソフトウエア・コアは、ハードウエア・コアに比べてLSIチップ全体の設計における自由度が高い。また通常は、LSIチップの開発期間を比較的短くできる。一方、ハードウエア・コアの利点はより高い性能とより小さい実装面積を実現するための最適化の余地が残されていることである。IPコアとして供給されるプロセッサー・コアと同様である。今回比較したインターコネクトのIPコアのうち、ハードウエア・コアの形態で供給されるのはNexusだけだ。このほかのインターコネクトに比べ、Nexusはより高い性能を必要とするアプリケーション向けである。

EDAツール・サポート

　EDAツールの役割は設計効率の向上と設計期間の短縮である。ところが、インターコネクトのIPコアの取り扱いについては標準仕様が存在しないため、必要なEDAツール・セットはインターコネクト技術ごとに異なっている。またインターコネクト技術のベンダーが提供する、EDAツールへのサポートもさまざまである。あるベンダーは専用ツールとサービスを有償で提供し、あるベンダーはツールもサービスもほとんど提供していないという具合だ。
　アーム社のインターコネクトは、米コーウェア社＊や 米メンター・グラフィックス社＊、米シノプシス社＊のようなEDAツール・ベンダーがサポートを提供している。ただしインターコネクトの仕様拡張にEDAツールが追い付いていないのが現状である。本稿の執筆時点では、AMBAの最新版であるAXIはまだサポートされていない。ソニックス社はEDAツール・ベンダーと協業体制を構築しており、ツール・セットを提供している。クロスボー社は現在のところツール・サポートをまったく提供していない。

標準規格の策定は可能か

　LSIチップの設計者もIPベンダーも、IPコアの流通やシステム・オン・チップ/マルチコア・プロセッサーの市場を大きくするために何らかの標準規格が必要であると考えている。IPコアやセルの有用性を高めるためには、インターコネクト・アーキテクチャーに向けたインターフェースの標準規格が最も重要である。しかし実際には、標準規格の策定は簡単ではない。現在、業界で最もよく知られ、またIPコア・ベンダーに広く採用されている標準規格は前述のOCPであろう。このOCPですら、インターコネクト技術のベンダーで実際に使用しているのはソニックス社だけである。
　インターコネクト技術自体に関する標準は、まったく存在しない。クロスボー社やフルクラム社、ソニックス社にとっては、インターコネクト技術こそが主力製品である。従ってこうしたベンダーは、標準化団体にインターコネクト技術の仕様策定権を渡したくないと考えている。インターコネクト技術を無償で提供しているアーム社とIBM社はどうだろうか。両社ともに標準化には否定的な立場をとる。標準化団体に仕様策定権が渡ることで、新規アーキテクチャーの開発が抑制されてしまうことを危ぐしているようだ。インターコネクト技術のベンダーが指摘するような問題を別にすれば、標準化はシステム・オン・チップの市場に貢献できるはずである。
　回路ブロックのIPコアとオンチップ・インターコネクトの標準化を手がけられそうな標準化団体の1つに VSI Alliance＊がある。ただし現在のところ、今回紹介したインターコネクト技術のベンダーのうち同団体に加盟しているのはアーム社とIBM社、ソニックス社の3社にとどまっている。

キャッシュのコヒーレンシー

　従来、キャッシュのコヒーレンシー（一貫性）は主要な設計要件ではなかった。ところが、複数のプロセッサー・コアや回路ブロックが単一のメモリーにアクセスするアーキテクチャーが使われるようになった結果、コヒーレンシーを維持することが重要な課題になった。キャッシュ上のデータが失われたり、上書きされたりしないようにする必要があるからだ。
　今回比較したインターコネクト技術の中では、IBM社が提供するCoreConnectのプロセッサー・ローカル・バスの第5版（PLB5）だけが、キャッシュ・コヒーレンシーを確保する機能を備えている。ただしこのほかのインターコネクト技術を利用しても、マルチコア・アーキテクチャーや SMP＊アーキテクチャーの実現は可能である。すべてのプロセッサーがアクセスする情報をシステム・キャッシュに保持して、独立したキャッシュ間のスヌーピングを許可しないようにしたり、追加ロジックでキャッシュ・コヒーレンシーを維持したりすればよい。

技術的な成熟度と採用実績

　複数のインターコネクト技術を比較検討する際、技術的な成熟度と採用実績は最後に検討される比較項目だろう。採用実績だけに着目すれば、アーム社のAMBAがデファクト・スタンダードと呼べる。2003年の半導体ライセンスの出荷数はおよそ約10億ユニットに達した。さらに同社は、2007年までに70億ユニットを出荷するという目標を掲げている。AMBAに次いで出荷数が多いのはIBM社のCoreConnectである。AMBAもCoreConnectもライセンス料とロイヤルティーを無料で提供している。この2つに比べると、今回紹介したほかのインターコネクト技術は技術的な成熟度が低く、採用実績はそれほど多くない。この状況が、システム・オン・チップ市場がインターコネクト・ベンダーに寄せる期待を示しているようである。

最適なインターコネクトを選ぶ

　すべてのシステム・オン・チップ設計に最適な結果をもたらせるインターコネクト技術は存在し得ない。どのインターコネクト技術を採用すべきかはチップ設計ごとに異なるからだ。最適な解は、数多くの設計要件の中から重要な要件を選び出し、その要件を満たせるようなインターコネクト技術を採用することである。
　AMBAやCoreConnect、Smart Interconnect IPといったバス・アーキテクチャーは、プロセッサー・コアや周辺コアといった回路ブロックからの要求に応じてインターフェースを最適化できる。一方、スイッチ・アーキテクチャーを採るNexusとXfabricは、非常に高い性能のLSIチップを実現するために必要なスケーラビリティーと性能を提供できる。2つのアーキテクチャーを組み合わせて使うのが、論理的には最適にみえる。つまり、回路ブロック同士をバスで接続して回路セルを構成し、回路セル同士の接続にはスイッチド・ファブリックを採用する方法である。ただし、この方法を採用するためには複数のインターコネクト技術をライセンス購入する必要がある。さらに、各インターコネクトに対応したEDAツールも用意しなければならない。
　ユーザーに求められる先行投資額の低さやEDAツール・ベンダーからのサポート、インターコネクト・ベンダーからのサポート、採用実績を考えると、アーム社のAMBAが業界をリードしているといえよう。ところがCore ConnectがIBM社のプロセッサー・コアとの組み合わせで使われているのと同様に、AMBAもアーム社のプロセッサー・コアと組み合わせられることが多い。もしIPコア・インターフェースとインターコネクトを接続するための標準仕様が策定されれば、この状況は大きく変わるだろう。ただし残念なことに、近いうちにそのような標準化が行われることはなさそうだ。

用語解説 / 会社情報

以下の説明はEDN Japanが作成した。

米マイクロプロセッサー・レポート誌＊
リード・エレクトロニクス・グループの米インスタット/MDR社が発行するマイクロプロセッサー技術専門誌。ホームページ・アドレスは下記の通り。
http://www.mdronline.com/mpr/


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