読者の皆さんは、図1のレシーバーAの入力点に示すようなグリッチ（赤線の波形）を見たことがあるだろうか。このグリッチは複雑な波形をしており、立ち上がりエッジと降下エッジの両方にほぼ対称に現れる。いったい何が原因か思い付かれるであろうか。
この現象を解明するために、図1に示す回路を例として考察しよう。この回路に与えられる条件を、次のように仮定する。動作周波数は200MHz、ドライバーの出力インピーダンスは50Ω、出力の立ち上がり時間と降下時間は同一の値で400psとする。また、ドライバーの出力からレシーバーAの入力までの配線は、特性インピーダンスが50Ωの理想的な伝送線路を考える。また伝送線路を作り込んだ基板の実効誘電率は4.3とする。ドライバーからレシーバーAまでの配線長は2インチである。
このような条件では、無負荷時のドライバー出力からレシーバーAの入力点までの遅延時間は351psになる。ドライバーから見て最も近い負荷であるレシーバーAから、伝送線路端のレシーバーBとCの入力端子への分岐までの配線も2インチの長さで、インピーダンスと誘電率は、ドライバーからレシーバーAまでの値と同一とする。
レシーバーBとCの間の配線によって生じる遅延時間は、信号の立ち上がり時間に比べて大幅に小さい。このため、レシーバーBとCの間の配線による影響は無視できる。さらに、ドライバーのパッケージにある寄生インダクタンスは無視できると仮定する。
回路は直列終端した伝送線路を駆動する典型的なクロック分配回路である。シミュレーターを使って予想した波形は図1の灰色の線のようになる。レシーバーAの入力部の波形は、中心線付近にわずかな遅れが見られる程度である。これは信号が伝送線路の末端までを往復する時間（702ps）に影響されているのだが、大きな問題ではない。
次に、レシーバー1個当たりの入力容量が3pFだとする情報をシミュレーターに与えてみる。この入力容量の影響は大きく、図1の赤色の線で示したようなグリッチのある波形が現れる。つまり、このグリッチの原因は容量性負荷だったのである。
では、容量性負荷が存在すれば常にグリッチが生じると結論付けられるのであろうか。結論からいうと、常に発生するとは限らない。ただし以下の3つの原則が成り立つ。
①容量性負荷は波形にこぶ状の乱れを生じさせる。
②容量性負荷が大きくなると、そのこぶ状の乱れは大きくなる。
③こぶ状の乱れが悪いタイミングで発生すると、回路動作に大きな影響が出てくる。
そこで、これらの原則をプリント基板の配線設計のガイドラインに盛り込むことができる。
まず第1に、通常ならば完全に良好な伝送が行える構造の伝送線路に容量性負荷CLを接続するときには、静電容量による時定数（1/2）Z0CLを見積もってみる必要がある。この時定数が信号の立ち上がり時間と比べて無視できない大きさになる場合は、波形に大きなこぶ状の乱れが現れると予測できる。図1の例では、特性インピーダンス50Ωの半分である25Ωと、レシーバーBとCを合わせた負荷の全静電容量6pFとの積により、時定数は150psになる。この時定数は信号の立ち上がり時間の約1/3に近い値である。この容量性負荷が信号の品質に大きな影響を及ぼすことが理解できよう。
第2に、伝送線のどの位置に容量性負荷があるかを考える。負荷と負荷の間隔が、信号の立ち上がり時間の半分の時間で信号が届く距離よりも離れている場合には、一方の負荷が生成する波形のこぶ状の乱れが、もう一方の負荷で問題を生じさせるような波形の場所に発生する確率を増やすことになる。
例えば図1において、伝送線路の全長を変えないで、レシーバーAを左にずらしてドライバーに近づけ、レシーバーBとCから遠ざけてみる。こうするとレシーバーAのグリッチの状態をさらに悪化させることになる。今度は逆にレシーバーAの位置をレシーバーBとCに近づけてみる。つまり伝送線路の末端に近づけると、このこぶ状のグリッチは改善される。一般に、すべての容量性負荷を直列終端構造の伝送線路の末端に寄せると、グリッチの起こりにくい良好な動作が得られる。
（ハワード・ジョンソン＊1）） |
