CML入力のデューティー比を制御する

2004年11月号

CML入力のデューティー比を制御する

ディータ・ベルハルスト、シン・イン	ベルギーのゲント大学
Dieter Verhulst, Xin Yin	Ghent University

　ギガビット/秒の高速デジタル信号を取り扱う半導体チップを評価する際には、外部からクロック信号を供給する必要がある。この外部クロック信号は通常、汎用のデジタル・パターン発生器やクロック発生器を使って作り出す。ところがこうした機器のほとんどは、デューティー比が50％固定のクロック信号しか出力できない。そこで図1の回路を使えば、クロック信号のデューティー比が変化したときの半導体チップの動作を評価できる。
　図1では、差動 CML＊入力インターフェースを備えた半導体チップを想定した。CMLインターフェースはチップ上で終端されている。クロック発生器などで生成したクロック信号は、PECL＊の差動バッファーIC（IC₁）を介してシングル・エンド信号に変換し、CMLインターフェースの片側（V_P）に印加する。もう一方の入力端子（V_N）は、出力電圧可変型の LDO＊レギュレーターIC（IC₂）とnpnトランジスタからなる直流電圧源回路に接続した。

　V_N端子に印加する直流電圧の値が、V_P端子に供給するシングル・エンド信号の平均電圧に等しい場合は、CMLインターフェースにおけるクロック信号のデューティー比は50％のままである。ここでV_N端子の直流電圧値を下げれば、デューティー比を変化させられる。デューティー比の可変量は、V_P端子のシングル・エンド信号とその平均電圧値の交差点と、シングル・エンド信号とV_N端子の直流電圧値の交差点との時間差（DT）に等しい（図2）。このことから、最大可変量の理論値はシングル・エンド信号の立ち上がり/降下時間の半分（T_RF/2）に等しくなることが分かる。
　T_RFの値は、差動バッファーICの駆動能力と、差動バッファーICの出力に付加する静電容量値（C₂）によって決まる。IC₂とトランジスタは、実際には定電流源として機能する。CMLインターフェースに内蔵された終端抵抗を使って電圧値に変換する。このため、V_N端子に直接、定電圧源を接続する方法に比べて、電源電圧の変動に対する安定性が高い。
　シングル・エンド信号はコンデンサーC₁を介してV_P端子に交流結合した。従ってV_P端子におけるシングル・エンド信号の平均電圧は、差動バッファーICの出力端における平均電圧とは独立である。具体的には、CMLインターフェースの内部終端電圧に等しい。一方、V_N端子に電流が入力されていない場合には、V_N端子の電位も内部終端電圧になり、クロック信号のデューティー比は50％になる。
　採用したLDOレギュレーターIC（IC₂）は、0.9Vの基準電圧源（V_REF）を内蔵している。これを利用して出力電流値を制御可能な定電流源回路を実現した。IC₂の出力電圧調整端子（ADJUST）の電位がV_REFに等しくなるように、npnトランジスタに供給するバイアス電圧を出力端子（V_OUT）で制御する仕組みである。トランジスタのエミッタ端子と接地の間の抵抗値をRとすれば、V_N端子からトランジスタに流れ込む電流の大きさはV_REF/Rで表せる。Rを変化させればトランジスタに流れ込む電流値が変化し、V_N端子の電位が変化する。この結果、CMLインターフェースから見たクロック信号のデューティー比が変化するわけだ。
　図3は、図1の回路に1.25GHzのクロック信号を供給したときの動作波形である。図1の回路はデューティー比を50％より大きい値に設定可能だ。もしデューティー比を50％より小さい値に設定したい場合には、シングル・エンド信号をV_N端子に接続し、定電流源回路をV_P端子に接続すればよい。

用語解説 / 会社情報

【CML】
current mode logic

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【PECL】
positive emitter coupled logic

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【LDO】
low dropout

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