LSIの電源接地配線を考慮した同時スイッチング雑音の解析

2004年8月号

LSIの電源接地配線を考慮した
同時スイッチング雑音の解析

松井則夫	米アプライド・シミュレーション・テクノロジー社
Norio Matsui	Applied Simulation Technology, Inc.
ディリープ・ディベカー	米アプライド・シミュレーション・テクノロジー社
ileep Divekar	Applied Simulation Technology, Inc.
ネブン・オーハノビック	米アプライド・シミュレーション・テクノロジー社
Neven Orhanovic	Applied Simulation Technology, Inc.
和深裕	NEC 生産技術研究所
Hiroshi Wabuka	NEC Production Technology Laboratories

　システムLSIの進化はいまだとどまるところを知らない。動作周波数はトランジスタ製造技術の微細化に伴って向上し続けている。LSIの取り扱う信号周波数が高まった結果、その信号の品質、いわゆるシグナル・インテグリティーをいかに確保するかが重要な設計課題として認知されるようになってきた。シグナル・インテグリティーを評価するシミュレーション・ツールを EDA＊ツール・ベンダーがこぞって投入し始めたのは、わずか数年前の出来事である。
　ところがここにきて、新たな設計課題が浮上してきた。LSIチップ上には電源とグラウンド（接地）の配線が格子状に走っている。これらの配線に接続されたトランジスタがスイッチングすると、電源/グラウンド配線に高周波電流が流れる。この結果、電源/グラウンド配線に雑音が発生する。いわゆる電源バウンス、グラウンド・バウンスである。

　この雑音の大きさは、同時にスイッチングするトランジスタの数に比例して大きくなる。LSIチップに集積した数多くのトランジスタが同時にスイッチングすることによって生じる大きな電源バウンス、グラウンド・バウンスを同時スイッチング雑音 （SSO＊）と呼んでいる。これによってLSIが誤動作したり、放射電磁雑音 （EMI＊）の問題が発生したりする可能性がある。
　同時スイッチング雑音が問題視されるようになった理由は、製造技術の微細化が進んだからにほかならない。トランジスタの動作周波数と集積密度の向上、配線長の増大によって雑音の総量は大幅に増えている。その一方でLSIの電源電圧は低下している。つまり信号の論理振幅が小さくなっているのである。
　この結果、同時スイッチング雑音が信号品質に与える影響が相対的に大きくなった。すでに無視できない大きさに達している。信号品質を確保するために、なんらかの対策をLSIチップ上で施しておく必要が生じた。実際にはキャパシターを集積したり、回路ブロックごとに電源配線を分割したりといった対策が
採られている。
　こうした対策はこれまで、LSI設計者の経験によって施されてきた。LSIに作り込む回路のどの部分にどのような対策を行えばよいのか、またその対策によってどの程度の効果が望めるのかをLSIの設計段階で評価する手段がなかったからである。
　そこで、電源/グラウンド配線に起因する雑音をLSIチップ全体にわたって解析できるシミュレーション技術を開発した。配置配線後のLSIレイアウト情報を入力データとして、電源/グラウンド配線についてインピーダンス特性を周波数領域で求めるとともに、同時スイッチング雑音を時間領域で解析できる。この解析結果を利用すれば、同時スイッチング雑音を抑える対策をLSIの設計段階で最適化できるようになる。

配線の影響を無視できない

　従来のLSI設計では、電源配線とグラウンド配線の影響を無視した回路モデルが広く使われてきた（図1）。つまり回路シミュレーターでLSIの挙動を解析する際に、電源/グラウンド配線を、物理的な形状を持たず電位変動の発生しない理想的な電池あるいは接地として取り扱ってきた。実際にはいずれの配線も物理的な形状を持つため、配線の場所によって電位が異なる。従って厳密には、電源/グラウンド配線も伝送線路として取り扱う必要がある。
　しかし、電源/グラウンド配線を伝送線路として扱いながらLSIチップ全体を解析するためには、膨大な量の回路データを取り扱う必要が生じる。回路解析に多大な計算を要するため、計算を実行できるようなコンピューターが存在しないことや、計算できたとしても例えば数時間といった現実的な計算時間では解を得られないという課題があった。
　このほか従来の回路解析には、もう1つ問題があった。LSIチップ上の配線の伝搬特性を解析する際、シリコン基板を完全な導体（金属）と仮定していたことである。いわゆる準 TEM＊近似を行っていたわけだ。実際にはシリコン基板は半導体である。電界に対しては導体（金属）、磁界に対しては絶縁体として機能する。さらにこの特性は、周波数や基板構造によっても変化する。配線上を伝搬する信号の周波数が高まると、配線の抵抗成分（R）に対してインダクタンス成分（ωL）が相対的に大きくなる。
　LSIの動作周波数が上昇し、配線パターンの微細化が進んだため、このシリコン基板の電磁特性を無視できなくなってきた。シリコン基板を完全導体と見なす従来の解析手法では、電源/グラウンド配線に生じる雑音が実際よりも小さく見積もられてしまう可能性が高い。
　今回開発したシミュレーション技術は、LSIチップ全体に広がる電源/グラウンド配線の伝送線路特性を、シリコン基板の電磁特性を考慮して導き出す。解析に要する時間は数10分～数時間と極めて短い。回路シミュレーターや電磁界解析ツールなど、複数のソフトウエア・ツールを組み合わせて実現した ＊1）。
　大きく3つの技術を投入することで、ごく短い時間でLSIチップ全体の電源/グラウンド配線を解析できるようにした。1つは回路圧縮技術 （MOR＊）である。レイアウト情報から抽出した電源/グラウンド配線の回路網を圧縮し、解析精度を悪化させずに計算量だけを大幅に減らした。もう1つは並列計算である。LSIチップ全体のレイアウトをマトリクス状のセル（領域）に分割して、各セルを並列計算で処理し、最後に結合する手法を導入した。3つ目は独自に開発した回路シミュレーターである。コンピューターのメイン・メモリーのほぼ上限までの回路データを取り扱うことが可能である。従来の Spice＊では、取り扱える回路データの量が制限されてしまっていた。

雑音の評価方法

　ここで、電源配線とグラウンド配線に生じる雑音の評価方法を説明しておこう。雑音の評価方法は2つある（図2）。第1の方法は、電源/グラウンド配線のインピーダンス特性を周波数領域で解析する方法である。電源/グラウンド配線を伝送線路と見なし、伝送線路の任意点におけるインピーダンスの周波数特性のみを求める。この伝送線路に流れる電流値に、電流の周波数に対応したインピーダンス値を乗じれば、電源/グラウンド配線に発生する雑音の電圧波形を近似的に計算できる。線形解析なので、比較的短い時間で解析結果を得ることが可能である。
　第2の方法は、電源/グラウンド配線に生じる雑音の電圧あるいは電流の波形を時間領域で求める方法である。ここでは、電源/グラウンド配線にトランジスタなどの非線形の半導体モデルを付加した状態を解析する。すなわちLSIチップの同時スイッチング雑音を評価できるわけだ。ただしこの手法では直接時間領域の解析を実行するため、計算量が膨大になり、解析時間が長くなってしまう。

回路モデルを圧縮する

　説明した2つの雑音評価方法のいずれを採用する場合でも、LSIチップ全体の電源配線とグラウンド配線をまとめて解析する必要がある。機能集積化が進んだ現在のシステムLSIでは、これらの配線のレイアウト・データは膨大な量になる。レイアウト・データから抽出した伝送線路の等価回路モデルをそのままの形で扱うことは、計算量の点から現実的ではない。
　そこで実際には、レイアウトから抽出した等価回路モデルの精度を維持しつつ、計算量を大幅に削減できるような簡略化したモデル（マクロ・モデル）を利用して解析する必要がある。このマクロ・モデルを作成する技術を回路圧縮技術と呼ぶ。
　マクロ・モデルはSpiceで取り扱える等価回路モデルとして生成する。LSIチップ上に作り込むキャパシターの効果を評価したり、同時スイッチング雑音を解析したりするために、前述の周波数領域解析と時間領域解析の両方を実施する必要があるからだ。Spiceを使えばこの両方に対応可能である。従って、レイアウトから抽出した大規模な回路網データをなんらかの方法で圧縮し、回路ノード（回路網接点）数を大幅に減らしたSpice用回路モデルを作成すればよい。
　回路ノード数を圧縮する方法は3つある（表1）。1つ目は大規模回路の回路方程式を、行列変換を利用して直接、簡単な回路方程式に圧縮する方法である。本稿ではこれを「回路直接圧縮法」と呼ぶ。2つ目は大規模回路をNポートのパラメーター（N行×N列のSパラメーターあるいはYパラメーター、Zパラメーター）で表すことで圧縮し、そのNポート・パラメーターからSpiceで扱える伝達関数を求める方法である。本稿では「伝達関数フィッティング法」と呼ぶ ＊2）。3つ目は、2つ目と同様にNポート・パラメーターに圧縮した後、Spiceに読み込める別のフォーマット（周波数テーブル）に変換する方法である。これを本稿では「周波数テーブル変換法」と呼ぶ ＊3）。この方法では、Spiceの逆フーリエ変換機能を利用する。

セル分割で計算時間を短縮

　回路圧縮技術を駆使しても、LSIチップ全体に広がる配線のデータはかなりの量になる。現在のLSIチップではレイアウト・データが1Gバイトを超える場合も多い。こうした膨大なデータを単一のコンピューターで処理しようとすると、計算能力の高い64ビット・プロセッサーと大容量のメモリーを備えたコンピューター・システムを用意する必要がある。既存のコンピューター・システムにメモリーを増設するなど、設備を用意するだけで多大なコストを要することになる。仮にこうした設備を用意できたとしても、解析にはかなりの時間が必要である。
　そこでこの問題を解決するため、LSIチップのレイアウトをm行×n列のマトリクス状のセルに分割する手法を採用した（図3）。分割したセルごとに回路圧縮を施し、各セルのマクロ・モデルを作成する。複数のセルの回路圧縮処理は並列に実行できるため、従来のLSIシミュレーションに用いる程度の性能を備えたコンピューターを複数台用意すれば、LSIチップ全体の回路圧縮が可能である。
　こうして圧縮した回路網データをSpiceに与えて解析すればよい。計算時間は大幅に低減される。なお、この手法はプリント回路基板のEMI解析用に開発した「ApsimDELTA-I/RPATH」＊4）と同じ考え方を基にしている ＊5）。

Spiceの制限を取り除く

　LSIの電源およびグラウンド配線のような巨大な回路網を圧縮する場合、回路圧縮処理そのものについても従来は、コンピューター・システムによる制限があった。第1に回路シミュレーターによる制限である。圧縮前の回路網データが大きいため、従来のSpiceでは回路網データを途中までしか読み込めなかった。回路ノードが1万点以上になる回路網データは扱えない場合が多い。
　第2はコンピューターのメモリー量による制限である。Spiceシミュレーターでは、読み取った回路網データをいったん回路行列に展開する。このとき回路行列を展開するのに十分なメモリーを確保しておかないと、データをすべて読み取ることができない。仮に物理的にメモリーを増設することが可能でも、32ビットのオペレーション・システム（OS）では取り扱えるメモリーの番地付けの上限に達してしまう可能性があった。
　これらの課題に対処するため、大規模な回路を取り扱える回路シミュレーター「ApsimSLS（Super Linear Solver）」＊6）を独自に開発した。コンピューターに搭載したメモリー容量に応じた回路網データを扱える。回路網データの読み込みに要する時間はSpiceの1/60程度と短い。さらに、回路網データからNポート・パラメーターを算出する圧縮作業にかかる時間はSpiceの半分に抑えられた。しかも使用するメモリー量はSpiceの半分以下で済んだ。

基板の電磁特性を考慮する

　LSIチップの電源配線とグラウンド配線を伝送線路として解析する際、シリコン基板の電磁特性を考慮する必要があると述べた。シリコン基板の電磁特性が伝送線路の伝搬特性に及ぼす影響を初めて解明した論文は1960年代にさかのぼる ＊7）、＊8）。
　シリコン基板の信号伝搬モードは、シリコン基板の抵抗率と信号の周波数により3つのモードに分類される（図4）。現在のLSIで取り扱う信号周波数とシリコン基板の抵抗率を考慮すると、LSI設計の際に考慮する必要がある伝搬モードはスロー・ウエーブ（遅波）・モードであることが分かる。この伝搬モードにおけるシリコン基板は、電界に対して導体、磁界に対して絶縁体として振る舞う。
　図5は、半導体基板の抵抗率が配線の遅延と配線間の結合（クロストーク）に及ぼす影響をシミュレーションと実測で求めた例である。実際のLSIに使われるシリコン基板の抵抗率（1～1000Ω・cm程度）では、抵抗率が変化することで遅延とクロストークが大幅に変化することが読み取れる。
　このシリコン基板の影響を検証するため、従来のLSI設計のようにシリコン基板を完全導体と仮定した配線モデルと、シリコン基板の伝搬モードをスロー・ウエーブ・モードと仮定した配線モデルによるクロストーク解析の結果を実測値と比べてみた（図6）。シリコン基板のスロー・ウエーブ・モードを考慮しないと、クロストークが実測値よりも小さく評価されてしまうことが分かる。
　開発したシミュレーション技術では、シリコン基板の影響を考慮して電源/グラウンド配線を解析するため、伝送線路の3つの伝搬モードを表現できる伝送線路モデルを用意した。このモデルでは伝送線路を分布定数回路として取り扱う。このモデルを2次元電磁界解析ツール「ApsimRLGC」＊6）、＊9）とSpiceシミュレーター「ApsimSPICE」＊6）、＊10）、回路圧縮ツール「ApsimREDUCE」＊6）、回路シミュレーターApsimSLSの4つに組み込んだ。

シミュレーションの流れ

　図7に実際のシミュレーションの流れを示した。LSIチップのレイアウト・データを入力情報として、電源およびグラウンド配線のインピーダンスの周波数特性あるいは同時スイッチング雑音（ダイナミックIRドロップ）を求めるシミュレーション・フローである。
　まずレイアウト・データを、LSIレイアウト用 CAD＊ツールのデータ・フォーマットとして標準的な LEF＊あるいは DEF＊、GDSⅡフォーマットで用意する。次にこのLEF/DEF/GDSⅡデータを回路シミュレーターで取り扱えるフォーマットである「AAIF」に変換する。AAIFはアプライド・シミュレーション・テクノロジー社製シミュレーター群に共通のレイアウト・データ・フォーマットである ＊11）。変換ツールとして米アプライド・シミュレーション・テクノロジー社の「ApsimLEFDEF2AAIF」＊6）または「ApsimGDS2AAIF」＊6）を使用する。
　続いてAAIFのレイアウト・データから伝送線路モデルを抽出する。実際には2次元電磁界解析ツール（フィールド・ソルバー）のApsimRLGCを使ってレイアウト・データからSpiceで取り扱える伝送線路モデルを得る。ここで得られる伝送線路モデルはシリコン基板の電磁特性を考慮したモデルになる。なおこのとき、配線間の結合をどこまで考慮するかはユーザーが指定できる。つまり基板に対して垂直方向（異なる配線層の配線）と、水平方向（同一配線層の配線）にどのくらい離れた配線の結合まで考慮するかである。
　伝送線路モデルの抽出方法は2つある。1つは、電源/グラウンド配線と信号配線の間の電磁結合を考慮しない伝送線路モデルである。電源/グラウンド配線のみをまとめてモデルを抽出する。このモデルを使うと、Spiceシミュレーションの収束性が比較的高いという利点がある。このモデルでは、電源/グラウンド配線と信号配線の結合経路でやりとりされるエネルギーを無視することになる。ただしこのエネルギーは、電源/グラウンド配線と、それらの配線に接続した半導体素子とでやりとりされるエネルギーに比べて大幅に小さい。従って、このモデルを使っても解析精度はほとんど劣化しない。
　もう1つの方法は、電源/グラウンド配線と信号配線の間の電磁結合を考慮した伝送線路モデルである。電源/グラウンド配線に加え、信号配線をまとめてモデル抽出する。電源/グラウンド配線と信号配線の結合経路を考慮できるため、解析精度が高い。ただしSpiceシミュレーションの収束性は悪化する場合がある。さらに計算時間も比較的長くなる。
　いったん配線のモデルを用意すれば、LSIチップ全体の電源/グラウンド配線からユーザーが指定した任意のポートにおけるインピーダンスを解析できる。この解析には回路シミュレーターのApsimSLSを使う。
　同時スイッチング雑音（ダイナミックIRドロップ）を解析するためには、半導体素子の電源端子とグラウンド端子を接続するためのポートから見た電源配線とグラウンド配線の伝送線路モデルを、回路圧縮技術を用いて圧縮する必要がある。
　回路圧縮は先に述べた3つのいずれかを使えばよい。回路直接圧縮法で回路を圧縮するツールとしてApsimREDUCEを用意した。伝達関数フィッティング法あるいは周波数テーブル変換法を利用する場合には、伝送線路モデルを回路シミュレーターのApsimSLSを使っていったんNポート・パラメーターに変換し、さらにNポート・パラメーターをSpiceで扱える伝達関数モデルあるいは周波数テーブル・モデルに変換する。Nポート・パラメーターを電圧制御電流源モデル（Gエレメント）に変換するツール「ApsimSPAR」＊6）を用意した。
　こうして得られた配線のモデルに非線形の半導体素子モデルを接続すれば、電源バウンスとグラウンド・バウンスを時間領域で解析できる。信号波形を求めることも可能である。電源とグラウンドの配線モデルは圧縮してあるので、解析はごく短時間で完了する。
　例えばチップ面積が4mm×4mmで、電源/グラウンド配線に3層を使用したLSIチップを解析する場合を考える。クロックと電源、グラウンドの配線を解析する場合、伝送線路モデルの抽出に要する時間は約20分である。この伝送線路モデルを圧縮してマクロ・モデルをいったん作成してしまえば、時間領域における同時スイッチング雑音（ダイナミックIRドロップ）の解析は2秒程度しかかからない（1GHzのクロックが7周期のとき）。なおこの例は、動作周波数が3GHzのペンティアム・プロセッサーを搭載するコンピューターを使用した場合である。
　なお開発したシミュレーション技術では、配線のマクロ・モデルに付加する半導体素子モデルに改良を加えている。従来のダイナミックIRドロップ解析では、電源とグラウンド間に定電流源を挟み込んだ線形近似モデルが広く使われていた。今回はこの線形近似モデルに加えて、電源とグラウンド間に接続した電池をトランジスタでスイッチングする半導体素子モデルを用意した。このモデルを使えば、より精度の高い非線形解析が実現できる。

チップを分割して並列処理

　さらに大きなLSIチップを解析する場合は、LSIチップのレイアウトをいくつかのセルに分割して並列計算する手法を導入すればよい。例えばチップ面積が20mm×20mmのLSIを解析する場合、5行×5列の合計25個のセルに分割できる。これを例えば5台のコンピューターで並列処理すると、伝送線路モデル抽出に要する時間は20分×25/5＝100分になる。同時スイッチング雑音の解析に要する時間は2秒×25×25＝1250秒である。ただし実際には並列処理のオーバーヘッドにより、この値よりも若干大きくなる。
　またセル内部で信号配線が閉じている場合には、計算時間をさらに短縮するとともに、解析規模を拡大できる。電流波形を先に計算し、各セルを圧縮したモデルにこの電流波形を重畳すればよい。疑似的に線形解析を実施したことになる。
　セル分割を1回実施しただけでは計算時間が十分に短くならない場合には、さらに伝送線路モデルを圧縮することが可能である。例えば、5行×5列のセルに分割した後でそれぞれ回路圧縮した25個のセルを5個ずつグループ化し、各グループを1つのマクロ・モデルに圧縮する。こうするとLSIチップ全体を5個のマクロ・モデルで表現できる。この5個のモデルを結合し、もう一度回路圧縮を行えばLSIチップ全体をよりデータ量の小さい1個のマクロ・モデルに圧縮できる仕組みである。

LSIチップの解析例

　今回開発したシミュレーション技術を使って、実際のLSIチップを解析した。図1に示したLSIチップである。チップ面積は4mm×4mm、集積したトランジスタ数は14万個、配線層数は3層である。
　図8は電源配線とグラウンド配線間のインピーダンスを解析した例である。準TEMモードで近似した従来の伝送線路モデル、すなわちシリコン基板を完全な導体と仮定したモデルと、シリコン基板の伝搬モード（ここではスロー・ウエーブ・モード）を考慮したモデルによる解析結果を比較した。伝送線路モデルの抽出に要した時間は20分以下である。インピーダンスの解析自体は1秒程度とごく短い時間で終了する。
　周波数の低い領域では、従来モデルによるインピーダンスの方が小さい値を示している。これはシリコン基板を完全な導体と仮定したからである。伝送線路モデルの静電容量が大きく、インダクタンスが小さく評価されてしまう。実際のインピーダンスはこの値よりも大きくなる。シリコン基板の影響を考慮した値に近い。従って配線に同じ大きさの電流が流れると、より大きなレベルの雑音電圧が発生することになる。
　なおこの例では、10GHzを超えると配線のインダクタンス成分の影響が顕著になることも読み取れる。このようにインピーダンスの周波数特性を解析すれば、同時スイッチング雑音を低減するために必要な、オンチップ・キャパシターの最適化が図れる（下記の 「オンチップ・キャパシターの最適化」を参照）。
　次に、図1に示したLSIチップのクロック配線について、同時スイッチング雑音（ダイナミックIRドロップ）と、その雑音がクロック波形に与える影響を解析した（図9）。LSIチップ全体に広がる電源/グラウンド配線をモデル化している。ただしクロック配線は、クロック・ツリーの一部を抜き出したものを解析対象とした。このクロック配線に複数のクロック分配回路が接続されている。解析結果から、電源/グラウンド配線上に大きな電圧変動（IRドロップ）が生じていることが分かる。

システム全体の雑音を解析する

　開発したシミュレーション技術を利用すれば、LSIチップのみならず、LSIチップをパッケージ内にスタック（積層）実装したSiP（システム・イン・パッケージ）や、BGAパッケージにLSIチップをフリップチップ実装した状態での電源雑音とグラウンド雑音を解析できる。さらにLSIパッケージを搭載したプリント回路基板における雑音解析も可能である。
　携帯電話機やデジタル・スチル・カメラの小型化に伴って、雑音対策は難しさを増している。こうしたシステムの雑音対策を最適化するためには、LSIチップとパッケージ、さらにプリント回路基板を含めたシステム全体を単一のシミュレーション環境でまとめて取り扱い、電源とグラウンドに起因する雑音を解析することがますます重要になるだろう。

オンチップ・キャパシターの最適化

　LSIの電源配線とグラウンド配線に起因する雑音を抑えるためには、電源とグラウンド間のインピーダンスを低く抑えることが必要である。実際にはLSIチップ上にキャパシターを作り込むことでこの対策を行う。オンチップ・キャパシターを実現する方法は大きく2つある。1つはLSIの論理ゲート・セル内に作り込む方法で、もう1つはキャパシター専用の回路セルを用意する方法である。
　LSIチップ全体に広がる電源/グラウンド配線の特性を把握できれば、LSIチップ上のどの場所に、どのくらいの静電容量のキャパシターを、何個くらい設置すればよいか検証可能だ。仮想配置配線におけるフロア・プランの段階で検証したり、配置配線後のレイアウト・データを用いて評価したりできる。検証結果を基に、チップ・レイアウトに立ち戻ればよい。
　オンチップ・キャパシターの静電容量を増加させると、周波数が比較的低い領域における、電源/グラウンド間のインピーダンスを下げることができる。
　ところが周波数が比較的高い領域では、配線のインダクタンスが問題になる。つまりキャパシターの静電容量を増加させてもインピーダンスが下がらなくなる。この場合には、複数の配線層上を平行に走る複数本の電源/グラウンド配線を設けたり、単一の配線層上に複数の電源/グラウンド配線を平行にレイアウトしたりする。こうすれば電源/グラウンド間のインダクタンスを低減できる。この結果、周波数が高い領域におけるインピーダンスを下げられる。
　ただしいずれの方法でインピーダンスを下げる場合にも、LSIチップの面積や配線層数の増加を招く。これらはチップ原価の増加につながる。従って、設計の際には常にコストと効果のトレード・オフを把握しておく必要がある。


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