EDAの行方

2004年8月号

Illustration by Mike O'Leary

EDAの行方

EDAツールに対する要求が大きく変化している。半導体製造技術の微細化により、配線の物理的な影響を考慮した物理合成ツールや、より優れた製造容易化設計ツールが必要とされるようになった。一方で数多くのプロセッサー・コアとソフトウエアの組み合わせでさまざまな信号処理を実行するようになってきた。ソフトウエア開発の比重が高まっている。

ガーベ・モレッティ
Gabe Moretti

　EDA＊ツール産業とは、サービス産業にほかならない。サービスを提供する対象の産業の強さや方向性によって、EDAツール市場の成長度が決まる。半導体はこれまで、EDAツール産業の最大のけん引役であった。今後もけん引役であり続けるだろう。半導体に次ぐけん引役は、かつては情報処理機器だった。現在は民生機器に代わっている。これらのけん引役はEDAツールに対する要求を大きく変えつつある。要求の変化に対応するため、EDAツール産業はこれまでとは違った種類のツールを開発している。EDAツール産業は、大きく変化しようとしているのである。

　半導体産業は、半導体の集積度と性能を高めることによってEDA産業に大きな影響を与えている。トランジスタを小さくしていくことが、半導体の集積度と性能を高める。この変化は40年前に見通されていた。当時、ゴードン・ムーア氏は、半導体チップのトランジスタ数は18カ月ごとに2倍に増えるという経験則を提唱した。「ムーアの法則」と呼ばれるこの法則はこれまでずっと、現実のものとなってきた。半導体製造技術が進化し、トランジスタを小さくし続けてきたからである。トランジスタを小さくする技術を開発するとともに、チップ寸法を少しずつ大きくすることによってチップ当たりのトランジスタ数を18カ月ごとに2倍に増やしてきた。ムーアの法則は今後6～8年は生き続ける可能性がある。しかし同じ進歩が10年の間、続くかどうかは分からない。既存技術の改良ではなく、まったく新しい技術が実用化されるかどうかにかかっている。
　2001年には、半導体メーカーは光学的な微細加工技術で0.18μmのトランジスタを製造できるようになった。これまでずっと、半導体メーカーは光学的な技術でより微細な加工を実現してきた。
　1個の半導体チップに搭載できるトランジスタの数が増えれば増えるほど、LSIの設計は複雑になる。EDAツールは、より大規模な設計データベースと、より複雑な設計階層の両方に対応しなければならない。LSI設計の階層化によって、設計技術者が取り扱える大きさに設計の規模を分割する。分割された各部分は、明確に定義されたインターフェースと機能を備えるユニットとなる。各ユニットの記述には、RTL＊をサポートするハードウエア記述言語を使用する。実際のハードウエア記述言語にはVerilog-HDL（ベリログ）や VHDL＊などがある。
　論理合成ツールは、ハードウエア記述言語による回路記述を論理ゲートのネットリストに変換する。変換には、半導体ファウンドリー固有の基本論理ブロックで構成されたライブラリーを使用する。自動配置配線ツールは、半導体チップ製造用マスクのレイアウトを生成する。こういった設計フローは、0.18μm世代まではうまく機能していた。

130nm世代で不連続な変化が生じた

　2002年に半導体製造技術は、130nmへと進み始めた。表面的には、この変化は製造技術の通常の進化に見える。しかし実際には、設計と製造に不連続的な変化をもたらした。数多くの課題が生じ、新たな技術が必要とされた。製造技術では、フォトレジスト上に回路パターンを露光するのに必要な光源の波長が可視光よりも短くなった。さらに半導体メーカーは RET＊技術や OPC＊技術を駆使して鮮明な回路パターンを実現した。そしてより優れた DFM＊（製造容易化設計）ツールをEDAツール・ベンダーに要求するようになった。
　トランジスタがより小さくなったことは、LSIの設計手法にも大きな影響を与えた。特に以下の2つの理由から、新たなEDAツールを必要とするようになった。
　第1に論理ゲートの寸法が、論理ゲート同士をつなぐ配線よりも小さくなってしまった。このため、回路の物理的な振る舞いと論理的な振る舞いを正確に予測するツールが必要になってきた。第2に、回路のある部分では配線の幅が、その高さよりも短くなってしまった。配線がアンテナとして働く、寄生効果を考慮する必要が出てきた。
　そこでEDAツール・ベンダーは、130nmプロセスによるLSIの設計者を支援する新たなツール群を開発し始めた。例えば論理合成ツールの代わりに、物理合成ツールを開発した。回路のトポロジーを決定するためには、物理合成ツールと配置配線ツールの両方を駆使する必要がある。回路の機能的な振る舞いと物理的な振る舞いの両方が、回路が正しく動作するかどうかに影響するからだ。2004年には、先端的な半導体メーカーは90nmプロセスでLSIを製造するようになった。65nmプロセスによる回路の試作も進んでいる。65nmプロセスによるLSIの製造は、早ければ2005年末までには可能になるだろう。
　ムーアの法則が提唱されてから130nmプロセスが登場するまでは、設計者は論理設計だけにかかわっていればよかった。それだけでLSIは動作した。しかし物理合成ツールを使用するためには、電子回路の振る舞いを支配する基本的な物理法則を設計者が理解しておく必要がある。しかし、大学時代にこの分野で適切な教育を受けた設計者はほとんどいない。こういった状況は、EDAツール・ベンダーに極めて大きな負担を強いることになる。例えばユーザーが十分に理解していない問題を解決できるように、EDAツールはユーザーを導く必要がある。
　EDAツール・ベンダーは、新しいツールの開発や既存のツールの改良に多大なリソースを投入し続けてきた。しかし半導体製造能力と、EDAツールおよび回路設計者の能力のギャップは広がっている。製造能力に設計能力が追い付けず、効率的かつ経済的には回路を設計できない。すなわち、半導体ファウンドリーを十分に活用していないことになる。この結果、ウエハー・コストの増大を招く。
　システム・メーカーにとって主要な市場は、コンピューターや外部記憶装置などから、デジタル民生機器に変化している。携帯電話機やデジタル・スチル・カメラなどのメーカーはEDAツール・ベンダーにとって重要なユーザーである。彼らの技術仕様とコストに対する要求が、EDAツール産業の盛衰に直接影響を与える。民生機器市場は、情報機器市場とは性格が異なる。ある品種を販売できる期間は情報機器に比べてはるかに短く、価格競争が激しい。システム・メーカーは、通常は1年未満という短い期間で製品を開発し、そして開発コストを素早く回収しなければならない。
　米ケイデンス・デザイン・システムズ社＊の会長であるレイ・ビンガム氏は、市場調査会社である 米インターナショナル・ビジネス・ストラテジーズ（IBS）社＊のデータを引用しながら、「130nmプロセスで製造した標準的なLSIの開発 （NRE＊）コストから推定すると、90nmプロセスで製造するLSIの開発コストは5500万米ドルに達する」と述べた。通常の目標である、開発投資の10倍の販売額を実現しようとすると、5.5億米ドルを売り上げる必要がある。
　民生機器市場は、新しい機能や新しい仕掛けを絶えず要求する。メーカーは巨大な市場を掘り起こして開発コストを素早く回収しなければならない。例えば90nmプロセスにおける開発投資の15倍の売り上げだと、8.25億米ドルになる（図1）。民生機器市場で新しい製品が売れ続ける期間が18カ月未満であることを考慮すると、開発投資の15倍はおろか、10倍の売り上げを達成できる企業すらほとんどいないだろう。

ソフトウエアの設計コストが増大

　ある手法で問題解決が困難な場合は、別の方法を試すことになる。130nm技術のシステムLSI設計では、機能実現にソフトウエアを利用する機会が増えてきた。市場調査会社であるIBS社は、LSIの開発コストに占めるハードウエア設計とソフトウエア設計のコストを、製造技術別に推定した（図2）。加工寸法が短くなるにつれてLSI開発コストは増大し、そしてソフトウエア設計の占める割合が増えている。130nm技術のLSIでは、ソフトウエア設計の割合が開発コストの半分を超えた。多くの機能の実装にハードウエアではなく、ソフトウエアが使われている。ソフトウエアを十分な速度で動かせるほど、プロセッサー・コアの性能が向上してきたからだ。さらに高い実行速度が要求される場合は当然、設計者は専用ハードウエアを選択する。しかし専用ハードウエアを使うことは、一般的ではなくなりつつある。
　65nmあるいは65nmよりも微細化の進んだ製造技術によるLSIにおいては、プロセッサー・コアの性能はさらに高まる。ほとんどの場合に、プロセッサー・コアが特定用途の処理を可能にする。複雑なアプリケーション・プログラムを格納するメモリー・コアと、数多くのプロセッサー・コアを1個のLSIチップにまとめて設計できるようになる。最大の動作周波数と適切なデータ転送速度を確保するためには、各プロセッサー・コア同士が何らかのネットワークを介して通信しなければならない。ところがオンチップ・バスでは、バス自体が巨大化する。寄生素子を考慮しながら、チップにバスをレイアウトすることは難しい。
　そこで今後は、複数のプロセッサー・コア同士がネットワークを介してクラスター状に結ばれたチップ（クラスター・オン・ダイ：COD＊）がシステムLSIに取って代わるだろう。アプリケーション処理ユニット （APU＊）と呼ぶ数多くのプロセッサー・コアがチップ内のネットワークを介して通信し、システムが必要とする処理能力を提供する。図3に、CODアーキテクチャーの例を示した。図3（a）は一般的なアーキテクチャーである。図3（b）は特定用途向けのアーキテクチャーを示している。あるAPUに専用メモリー・コアを用意したり、1つのメモリー・コアを複数のAPUが共有したりする。
　さらにCODアーキテクチャーでは、プロセッサー・コアとメモリー・コアに加え、設計者が自由に使えるハードウエア（ユーザー・カスタム論理）領域が存在する。この領域のアーキテクチャーは、既存の ASIC＊であるか、あるいはストラクチャードASICになる。この領域のほとんどの部分は、IPコアで埋めることが多い。実証済みのIPコアを利用することによって開発期間を短縮し、設計の信頼性を高められるからだ。
　プログラマブル論理機能が要求されるかどうかは不明である。必要な計算能力はプロセッサー・コアによってすでに満たされているからだ。設計者の主要な業務は、シリコンの論理ゲートを作成することから、ソフトウエアで実装するアルゴリズムを設計することに移行する。
　実際には、システムはデジタル・チップとアナログ・チップの2チップ構成となる可能性が高い。デジタル回路とアナログ回路で異なる製造技術を利用するためには、両者を物理的に分離する必要があるからだ。この手法にはいくつかの利点がある。新しいプロセス技術をすぐに利用できること、大きなマクロ・ブロックを使えること、プログラマブル論理回路を変更することによってシステムをアップグレードできることである。
　採算がとれるような製造歩留りを得るためには、半導体ファウンドリーとEDAツール・ベンダー、システム・メーカーがLSIの開発で協力する必要があるだろう。130nm以下の超ディープ・サブミクロン・プロセスでは、設計フローの初期における決定が製造の歩留りに影響を与えるからだ。設計技術者には、製造プロセスに関する知識が求められる。一方で製造技術者は、設計におけるトレード・オフとコストの関係を把握しておく必要がある。開発だけではなく、技術者の教育やプロジェクトの管理においても超ディープ・サブミクロン・プロセスは巨額の投資を必要とする。従って特定用途向けの標準製品を製造することの方が、ASICを製造するよりも利益を得やすくなる。

設計の抽象度が上がる

　2004年における EDAC＊の会合で、米ビラージロジック社＊の社長兼最高経営責任者（CEO）であるアダム・カブラミアン氏は「EDA業界はエレクトロニクス産業の中では最も小さな分野である。しかしほかの分野の成功は、EDAツールの能力とEDA産業の発展に左右される」と述べた。CODの出現は、EDAツール市場を拡大する。COD用ソフトウエア開発ツールの市場規模が増大することによって、製造容易化設計ツールの市場が縮小する分を埋め合わせる以上にEDAツール市場が伸びるからだ。
　カブラミアン氏はまた、半導体ベンダーはEDAツールの分野に進出するとみている。半導体ベンダーが SIP＊（semiconductor intellectual property）を手掛けるようになった場合である。SIPはハード・マクロとは違う。「すぐに製造可能な」形式で販売されるコアを指す。製造に関して半導体ファウンドリーが実証済みであるから、システム設計者は製造歩留りを心配せずにSIPをLSIに組み込める。SIPベンダーはコアのビヘイビア・モデルを提供する必要がある。例えば 英テニソンEDA社＊と 米カーボン・デザイン・システムズ社＊は、実行可能なモデルを生成するツールを提供している。
　EDAツール市場の分野別売り上げにおける大きな変化は、前工程のツールが後工程のツールを置き換えつつ成長しているということだ。市場調査会社である米ガートナー　データクエスト社のチーフ・アナリストを務めるゲリー・スミス氏は2～3年前に、ハードウエア・ソフトウエア協調検証ツールの市場が拡大し、多様化すると予測した。
　設計がより複雑になることは、RTLよりも抽象度の高い階層で設計することを設計技術者に要求する。半導体ファウンドリーは、後工程で設計データをより多く変換しなければならなくなった。製造容易化設計を実現するために、設計データをRTL形式でハンドオフすることになるだろう。ただし現在のところ、RTLのハンドオフをサポートしたいと考えている半導体ファウンドリーはほとんどいない。LSI設計者の多くはまだ、チップのレイアウトにかかわらなければならないと信じているからである。しかし最近明らかになってきたのは、設計の機能検証が済んでいれば、製造技術に精通した技術者の方が物理合成や配置配線をうまく取り扱えるということである。システム・メーカーではなく、半導体ファウンドリーこそが、この工程を担当するのに適している。

DSP設計の進化

　動作合成ツールもまた変化している。まず第1に、業界が「振る舞いの（behavioral）」という用語を使うことは誤りである。メリアム・ウェブスターのオンライン辞書（www.merriamwebster.com）によると、「behavior（振る舞い）」には、3つの主要な意味がある。それらはすべて、人間であれ動物であれ、生命を与えられた主体がかかわっている。生命体ではないハードウエアが「振る舞う」ことはなく、これは「動作する」ものである。
　従ってEDAツール・ベンダーは、アルゴリズムの記述をそのハードウエア実装に変換するツールを「アルゴリズム合成」ツールと呼ぶべきである。アルゴリズム合成ツールは、デジタル信号処理（DSP）の設計に普及している。設計入力に従来のハードウエア記述言語ではなく、米マスワークス社＊の「MATLAB」や「Simulink」のモデルを使う。設計者は従来、これらのツールを使ってDSPアルゴリズムを開発し、それから回路を合成するためにハードウエア記述言語を使って設計を再入力しなければならなかった。米アクセルチップ社＊は、MATLABやSimulinkのモデルからハードウエア記述言語を生成するツールを提供している。米シンプリシティ社＊も同様のツールを販売し始めた。米カタリティック社＊はMATLABを使ったDSP設計ツールを開発中である。

検証は現在も大きな課題

　設計の検証作業は現在も、大きな課題となっている。フォーマル検証技術が進化しているものの、大きな懸案事項であることに変わりはない。EDAツール・ベンダーは、ソフトウエア技術者による検証の要求を理解することに注力する必要があるだろう。システムに占めるソフトウエアの割合がますます高まっているからだ。
　FPGA＊の需要とストラクチャードASICの需要は、90nm以下のプロセスでは従来のASICを置き換えてさらに増大する。例えばFPGAの大手ベンダーである 米アルテラ社＊は、ストラクチャードASICを販売するようになった。
　FPGAの集積度と動作周波数は現在も増加しており、ユーザーはその恩恵にあずかれる。FPGAを利用したシステムの開発ツールは、現在ではASICの開発ツールと同じくらいに複雑になってきた。FPGAベンダーは、配置配線ツール以外には独自にツールを開発しない傾向にある。
　既存のEDAツール・ベンダー、すなわち 米メンター・グラフィックス社＊やシンプリシティ社などは、FPGA用設計ツールの市場は収益性が高いことを証明してきた。米シノプシス社＊は市場占有率を再び伸ばそうとしている。そして 英セロックシカ社＊、アクセルチップ社、それにカタリティック社などのEDAツール・ベンダーがFPGA開発ツールの市場に参入した。
　ASIC用EDAツール市場の成長は減速しており、いずれは縮小し始める。ただし新しい分野が登場しつつある。ユーザーの変化に応じてEDAツールは進化し、EDAツール全体の市場は成長を続けるだろう。

用語解説 / 会社情報

【EDA】
electronic design automation
電子回路の自動設計


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