伝送線路の損失を考慮して高速ボードを解析する

2004年7月号

伝送線路の損失を考慮して高速ボードを解析する

高速デジタル信号の伝送に向けたボード設計が新たな領域に差し掛かっている。ボード上を伝送するクロック信号の周波数が1GHzを超え、配線の長さが30cmを超えると、伝送線路の損失が信号の品質（シグナル・インテグリティー）に大きな影響を与えるようになるからだ。経験則だけに頼った設計では信号品質を確保できなくなる。伝送線路の損失を考慮できるシミュレーション・ツールを駆使して、性能とコストのトレード・オフを評価しながらボード設計を進める必要がある。

エリック・ボガティン＊1）	米シナジェティックス社
Eric Bogatin	Synergetix Inc.
ジーン・ギャラット＊2）	米メンター・グラフィックス社
Gene Garat	Mentor Graphics Corp.

　エレクトロニクスに携わる技術者は、「ムーアの法則＊」というランニング・マシン上を懸命に走り続けている。ムーアの法則は、シリコン・チップの集積密度が18カ月ごとに2倍になるとした。集積密度の向上は主にフォトリソグラフィー技術の進歩によってもたらされるものだ。より小さいトランジスタをより高い歩留まりで製造できるようになる。
　トランジスタ・サイズの縮小は、半導体デバイスのチャンネル長が短くなることにほかならない。半導体デバイスの立ち上がり時間はチャンネル長に比例する。このことから、シリコン・チップの集積密度が高まるにつれて立ち上がり時間が短くなることが理解できよう。
　立ち上がり時間が短くなり、クロック信号の周波数が高まって、ボード設計で取り扱う周波数帯が従来よりも高くなると、ボード上を伝送する信号の品質を維持するための新たな課題が生じる。すなわち、伝送線路によって発生するエネルギー損失をボードの設計段階でいかにして考慮するかである。
　現在、ほとんどの高速シリアル・リンクにおいて、伝送線路の損失が信号品質に与える影響を無視できなくなっている。経験則だけに頼る従来の設計手法では、製造した製品が動作しないといった事態に陥りかねない。損失の影響を適切に評価して、影響を最小限にとどめるための最適化設計を行う必要がある。

損失が引き起こす問題

　Spiceモデルやビヘイビア（機能）・モデルを扱うシミュレーターは、ほとんどの場合、伝送線路モデルとして損失のない理想的なモデルを採用している。つまり、伝送線路を記述するパラメーターは特性インピーダンスと遅延時間だけである。このモデルでは、信号が伝送線路を伝搬する際にエネルギー損失が発生しない。振幅が1Vで立ち上がり時間が1nsの信号が入力されると、伝送線路の出力端では入力端と同じ1Vで1nsの信号が出力される。

　無損失の伝送線路モデルは、信号の立ち上がり時間が1ns程度で、伝送線路の長さが10インチ（約25cm）までのときは実用的である。高速信号を送信端から受信端まで伝送するインターコネクト（相互接続）の振る舞いをほぼ正確に近似できる。ところが高速バックプレーンのように、伝送信号の立ち上がり時間が0.1ns程度まで短くなり、伝送線路の長さが36インチ（約90cm）に近づくと、伝送線路の損失が伝送信号の品質に影響を及ぼし始める。
　図1は、典型的なバックプレーンにおいて伝送線路の損失を考慮した場合と、無視した場合のシミュレーション結果である。受信端における信号波形を比較した。なお、本稿に掲載したシミュレーション結果はすべて、米メンター・グラフィックス社＊の伝送線路解析ツール「HyperLynx」を使って求めたものである。
　伝送線路の損失によって生じる最大の問題は、信号の立ち上がり時間が増大してしまうことである。立ち上がり時間が伝送信号の周期と同じ程度にまで延びると、深刻な問題を引き起こす。すなわち、受信端における波形が1つ手前のビット・パターンに依存して変化する現象、いわゆる符号間干渉 （ISI＊）が発生するのである。
　立ち上がり時間の劣化を経験則から粗く見積もることはできよう。ただし、こうした見積もりの精度はそれほど高くない。例えば、ボード上を伝送する信号の周波数スペクトラム（分布）は、ガウス分布にすら従わないのが現実である。周波数スペクトラムがガウス分布に従わないと、伝送信号のパルス波形を単一の立ち上がり時間値で表現できない。実際には、損失を考慮した伝送線路解析機能を備えたトランジェント（過渡特性）・シミュレーターを用いることが、損失の影響を予測する唯一の手段である。

なぜ損失が発生するのか

　インターコネクトの振る舞いを正しく記述し、信号品質に関する正確な予測結果を得るためには、新しい伝送線路モデルが必要になる。伝送線路の損失メカニズム、つまり伝送信号からエネルギーを吸い取るメカニズムを考慮したモデルである。
　伝送線路で発生する損失は、発生原因によって大きく2つに分類できる。1つは伝送線路を形成する導体の直列抵抗によって生じる抵抗損、もう1つは基板材料の誘電体を介して流れるシャント（分路）・リーク電流による誘電損である。
　抵抗損の大きさは伝送信号の周波数に依存する。伝送線路とリターン・パス（帰還経路）を形成する導体パターンの直列抵抗が、周波数の平方根に比例して増加するからである。これを 表皮効果＊と呼ぶ ＊3）。抵抗加熱効果＊と同様に、周波数が高くなると導体の抵抗値が増加する。図2は、幅が0.004インチ（約0.1mm）で特性インピーダンスが50Ωの伝送線路について、直列抵抗の周波数依存性をシミュレーションした結果である。
　次に、誘電損の発生メカニズムについて説明しよう。絶縁体の内部には電気的な双極子が存在している。この双極子は、外部から誘電体に印加される電界によって配向する。つまり双極子は、伝送信号によって発生した交流電界に追従するように振動する。この結果、交流のリーク電流が発生する。双極子は電界の変化に追従するため、交流電界の高周波成分によって双極子の振動速度が加速され、リーク電流を増大させる。このリーク電流は、双極子の運動エネルギーを誘電体の発熱に変換してしまう。こうしてエネルギー損失が発生するわけだ。
　リーク電流の大きさは、誘電体材料中の双極子の数と大きさ、および電界中での移動量によって決まる。こうした特性は誘電体材料ごとに異なり、誘電正接（tanδ）で記述される。誘電正接が大きくなるほど、双極子の数が多くなり、リーク電流が大きくなる。
　誘電正接の値が一定でも、周波数が高くなるとリーク電流は増大する。周波数が高くなると誘電体のシャント・リーク抵抗が減少し、誘電体の交流電力消費が増加するからである。この現象は誘電体のコンダクタンスによるものだ。コンダクタンスの大きさはリーク抵抗の逆数で表せる。このように誘電体がエネルギーを吸収することで伝送線路に損失が発生し、伝送信号を減衰させてしまう。また、誘電体に吸収されるエネルギー量は、コンダクタンスに比例して大きくなる。
　抵抗損と誘電損によって周波数依存性のある損失が発生することを説明した。図3は、伝送信号の減衰に対する抵抗損と誘電損それぞれの影響と、両方を足し合わせた減衰量のシミュレーション値である。伝送線路の幅は0.004インチ（約0.1mm）、長さは36インチ（約90cm）とした。約2GHzを超える正弦波に対しては、伝送線路による損失のほとんどが誘電損であると読み取れる。

損失線路のシミュレーション

　仮に伝送線路の損失が周波数に関係なく一定であるとするならば、伝送線路に入力した信号と伝送線路から出力された信号の周波数スペクトラムは同じになるはずだ。両者の違いは出力側の信号強度が一様に減衰していることだけである。従って、伝送信号の波形は振幅が減少するものの、立ち上がり時間は劣化しない。入力端と出力端の立ち上がり時間は正確に同じになるはずである。
　伝送線路損失の周波数特性を考慮する機能を備えていないシミュレーターでは、伝送線路の最も重要な特性である立ち上がり時間の劣化を見積もることができない。図4は、36インチ（約90cm）のバックプレーンを伝搬した信号波形のシミュレーション結果である。シミュレーションには3種類の伝送線路モデルを使用した。1つ目は損失を考慮した伝送線路モデル、2つ目は無損失の伝送線路モデル、3つ目は無損失の伝送線路モデルに、周波数に対して一定の値をとる抵抗を直列に挿入したモデルである。挿入した抵抗値は80Ωで、2GHzのクロック周波数に対する伝送線路の抵抗値に相当する。
　このシミュレーション結果から、伝送線路の特性を高精度に見積もる場合には、抵抗損と誘電損の周波数依存性を考慮できるトランジェント・シミュレーターが不可欠であると分かる。メンター・グラフィックス社の伝送線路解析ツールであるHyperLynxは、この考え方に基づいて損失のある伝送線路モデルを構築している。
　誘電体による損失は、周波数が高くなるに従って大きくなると説明した。このため、伝送線路を伝搬する信号の実効的な周波数帯域幅は減少し、立ち上がり時間は長くなる。立ち上がり時間は伝送線路が長くなって損失が大きくなるほど増加する。図5は、誘電体材料にFR4を使った典型的なバックプレーン上を10インチ（約25cm）、20インチ（約50cm）、および40インチ（約100cm）伝搬した信号の波形をシミュレーションで求めた結果である。40インチにおける立ち上がり時間の劣化は200psを超えている。

損失の与える影響

　伝送線路の損失によって生じた立ち上がり時間の劣化が、伝送信号本来の立ち上がり時間と同程度に達すると、受信端の信号波形がひずむ。立ち上がり時間の劣化は、まずタイミングに影響を及ぼす。立ち上がり時間がさらに長くなって信号周期と同程度になると、受信ビットの波形が1つ手前のビット・パターンに影響されるようになる。
　伝送線路損失の影響は、発生し得るすべてのビット・パターンの組み合わせを含んだ、長いビット・シーケンスを用いて評価できる。実際のシミュレーションでは、計算時間を短縮するために PRBS＊（疑似ランダム・ビット列）を使う。シミュレーター上でPRBSを発生させ、伝送線路の送信端に入力し、伝送線路の受信端における出力信号の波形を計算する。PRBSの生成クロックをトリガーにして受信端におけるビット・パターンの同期を取り、ビット・パターンを重ねて表示すれば、信号が劣化した様子を一目で確認できる。このようにして得られる電圧波形は、受信端におけるデジタル信号波形の電圧レベルの高低によって論理値の高低を判別できるほど十分に離れているときは、開いた「目」のように見える。このため「アイ・パターン」と呼ばれる。立ち上がり時間が劣化すると、このアイ・パターンは閉じてしまう。
　アイ・パターンの開き具合（開口率）を利用すれば、高速シリアル・リンクにおけるインターコネクトの特性を仕様化できる。開口率は、少なくとも伝送線路の送受信端に配置する送受信機の雑音余裕（ノイズ・マージン）以上は確保しておく必要がある。また、アイ・パターンの交差部分の幅はシステムの 確定的ジッター＊の尺度になる ＊4）。この確定的ジッターは、システム構成部品の遅延時間を管理するために考慮に入れる必要がある。
　このように、インターコネクトの特性がシステム要求を満たせるかどうかをアイ・パターンから読み取ることが可能である。図6は高速シリアル・リンクに向けた高速ドライバーの出力波形の例である。ドライバーを取り付ける伝送線路の送信端では、アイ・パターンの開口率は十分に高い。符号間干渉は発生していない。ところが、この信号が長距離の伝送線路を通過すると、伝送線路の損失によって立ち上がり時間が増大し、符号間干渉を生じる。この結果ジッターが増加し、開口率は低下する。アイ・パターンはつぶれてしまう。

アイ・パターンを開く

　伝送線路の設計において、アイ・パターンの開口率に大きな影響を及ぼす要因は3つある。すなわち、伝送線路の幅と、基板材料である誘電体の誘電正接、伝送線路に設けたビア・ホールによる特性インピーダンスの不連続点である。損失線路のシミュレーション機能と2次元電界解析機能の両方を備えた解析ツールを用いれば、これら3つの要因がボードの特性にどの程度影響するかを評価できる。
　第1の要因である伝送線路の幅は、伝送線路の抵抗損に影響を与える。線路の幅が広いほど抵抗損は小さくなり、アイ・パターンの開口率を向上させるのに役立つ。ただし、線路幅を際限なく広げられるわけではない。線路幅を広げつつ特性インピーダンスの値を一定に保つためには、誘電体の厚さを増やす必要があり、ボードが厚くなってしまうからだ。
　図7は、線路幅の異なる2つの伝送線路を通過した信号波形を比較した例である。伝送線路はいずれもFR4基板上に作成した。長さは40インチ（約100cm）、特性インピーダンスは50Ωである。線路幅は一方が0.004インチ（約0.1mm）、もう一方が0.008インチ（約0.2mm）である。線路幅を広げると、アイ・パターンの開口率が向上する。
　第2の要因である誘電体の誘電正接は、誘電損に関係する。誘電正接の値が低い材料を使えば、アイ・パターンの開口率を高められる。ただし一般に、誘電正接が低く誘電損の小さい誘電体材料ほど高価である。従って、コストに見合う価値があるかどうかを見極めることが重要になる。
　図8は、誘電正接の値によってアイ・パターンの開口率が異なる様子をシミュレーションによって求めた例である。誘電正接が異なる誘電体を基板材料とした2つの伝送線路について、伝送線路の出力端におけるアイ・パターンを比較した。伝送線路の幅と長さ、特性インピーダンスは2つとも同じである。黄色の波形は誘電正接が0.02のFR4材料、赤色の波形は誘電正接が0.004の低誘電損材料である。このような低誘電損材料は、例えば 米GILテクノロジーズ社＊の「GML3000」などがある。
　第3の要因はビア・ホールによって生じる特性インピーダンスの不連続点である。これも立ち上がり時間を増大させ、アイ・パターンをつぶしてしまう可能性がある。簡単な経験則を紹介しよう。信号を伝送するビア・ホールと伝送信号に対するリターン・パス（帰還経路）のループ・インダクタンスは約0.5nH/mmである。例えば0.5mmのビア・ホールでは、伝送信号は約0.25nHのループ・インダクタンスの影響を受ける。
　立ち上がり時間を劣化させるのは、ビア・ホール自身ではない。実際には、基板表面の伝送線路をビア・ホールに接続する部分（キャプチャー・パッド）とビア・ホールの間に生じる静電容量が問題である。ボードを製造したときの歩留まりを高めることだけを考慮してキャプチャー・パッドや、キャプチャー・パッドと接地パターンのすき間を設計したとしよう。電気的特性は無視している。この場合、ビア・ホール当たり0.25pFという大きな静電容量が伝送線路に付加されてしまう可能性がある。
　ビア・ホールによって生じる静電容量は、抵抗とコンデンサーからなるRCフィルターのコンデンサー部分として機能してしまう。なお、抵抗部分は伝送線路の特性インピーダンスに相当する。RCフィルターの時定数によって伝送信号の立ち上がり時間が増大してしまうわけだ。図9は、損失のない理想的な伝送線路に4個のビア・ホールを設けた場合に伝送信号がどの程度劣化するかをシミュレーションで求めた結果である。ビア・ホール1本当たりのループ・インダクタンスは0.25nH、静電容量は0.25pFとした。アイ・パターンはRC遅延とインピーダンスの不連続性によってひずんでいる。
　特性インピーダンスが50Ωの伝送線路に対して、ビア・ホールのループ・インダクタンスと静電容量がうまくバランスするように設計すれば、ビア・ホールによって伝送信号の品質が低下してしまうのを大幅に軽減できるはずである ＊5）。

シミュレーションしてから製造せよ

　損失を考慮した伝送線路モデルを備えたシミュレーターと、2次元電界解析ツールを使いこなせば、アイ・パターンの開口率を悪化させる3つの要因が実際のボードに与える影響を設計段階から効率的に検証できる。ボードを製造する前に、最適化設計がなされているかどうかの評価が可能である。
　図10は、シミュレーション・ツールを使って高速ボードの特性を最適化した例である。伝送線路の線路幅や誘電体材料、およびビア・ホールの設計を変更した。適切な選択を行うことでボードの特性を高められることが分かる。こうしたシミュレーションでは設計を変更した場合のコスト変動までは予測できない。しかし、少なくとも設計変更によって特性をどの程度向上させられるかの検証は可能である。

用語解説 / 会社情報

＊1）
エリック・ボガティン氏は現在、米シナジェティックス社の最高技術責任者（CTO）を務めている。高速信号のインターコネクト（相互接続）に向けた表面実装型ソケットやコネクターなどの製品開発を指揮している。シグナル・インテグリティーに関して数多くの著作がある。米マサチューセッツ工科大学で物理学の学士号を取得、米アリゾナ大学で物理学の修士号と博士号を取得した。

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＊2）
ジーン・ギャラット氏は現在、米メンター・グラフィックス社で伝送線路解析ツール「HyperLynx」担当のテクニカル・マーケティング・エンジニアを務めている。高速伝送ボードにおけるシグナル・インテグリティーや放射電磁雑音の問題に関するユーザー・サポートに従事している。米カリフォルニア州立工科大学で機械工学の学士号を取得した。

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【ムーアの法則】
Moore's law
米インテル社の創設者の1人であるゴードン・ムーア（Gordon Moore）氏が1965年に提唱した法則。

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【米メンター・グラフィックス社】
Mentor Graphics Corp.
同社のホームページ・アドレスはhttp://www.mentor.com/。
日本法人はメンター・グラフィックス・ジャパン。ホームページ・アドレスはhttp://www.mentorg.co.jp/。

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【ISI】
inter symbol interference
符号間干渉

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【表皮効果】
skin effect
導体に流れる電流の密度は、電流が直流の場合には導体の断面に対して一様である。ところが周波数の増加とともに電流が導体の表面に集中し、導体内部の電流密度が減少する。この現象を表皮効果と呼ぶ。

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＊3）
表皮効果が生じる原因については、EDN Japan、2001年12月号、p.104、signal integrity、「表皮効果が起こる訳」を参照されたい。また、表皮効果と誘電体損の影響の違いについては、EDN Japan、2003年4月号、p.30、signal integrity、「表皮効果と誘電体損による影響」を参照されたい。これらの記事はEDN Japanのホームページでも閲覧可能。アドレスは下記の通り。
http://www.ednjapan.com/

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【抵抗加熱効果】
導体に電流を流したときに、導体の抵抗によって熱が発生する現象を指す。この現象によって発生する熱をジュール熱と呼ぶ。電流の周波数を高めると、表皮効果によって電流が導体表面に集中し、抵抗値が大きくなる。この結果、発熱量は増大する。

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【PRBS】
pseudo random bit stream
疑似ランダム・ビット列

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【確定的ジッター】
deterministic jitter

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＊4）
ジッターとアイ・パターンの相関については、EDN Japan、2003年9月号、p.45、「ジッターに注目、信号を揺らす原因に迫る」を参照されたい。
http://www.ednjapan.com/content/issue/2003/09/designf10309.html

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【米GILテクノロジーズ社】
高速の信号伝送に向けた基板材料を供給する企業。ホームページ・アドレスは下記の通り。
http://www.gilam.com/

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＊5）
高速ボードに向けたビア・ホールの最適化手法については、EDN Japan、2003年9月号、p.55、「10Gボード設計、スルーホールの最適化がカギ」、あるいは同、2004年2月号、p.57、「インピーダンス制御が可能なスルーホール設計手法」を参照されたい。
http://www.ednjapan.com/content/issue/2003/09/designf20309.html
http://www.ednjapan.com/content/issue/2004/02/feature/feature02.html

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