完全なシステム設計言語を求めて

2004年5月号

Illustration by Mike O'leary

完全なシステム設計言語を求めて

システム・レベルの設計に利用できるモデリング言語の必要性が高まっている。このため、いくつかのシステム・レベル記述言語が開発中である。SystemCやSytem Verilog、Verilog 2005、VHDL-200Xなどだ。これらの言語には共通の機能が少なくない。最新の開発状況を探る。

ガーベ・モレッティ
Gabe Moretti

　電子回路設計の自動化 （EDA＊）ツールは、半導体製造技術の進化によって改良と強化を促されてきた。しかし現在、EDAツールは技術的な曲がり角に来ている。ほとんどのLSI設計者にとって、最新の半導体製造技術を利用することはさして重要ではなくなった。半導体製品が競争力を持つためには、さまざまな機能を備えていることの方が大切なのである。
　最小加工寸法130nm以下の半導体製造で付随的に発生する好ましくない現象は、半導体デバイスの動作に悪影響を及ぼす。しかしLSIの設計者はこういった問題を見つけ出したり、解決したりすることに慣れていない。従って大規模ASICの開発期間は長期化し、またコストがかさむことになる。これらの問題をレイアウト設計中に解決するよりは、問題の発生そのものを防ぐ方が望ましい。そのためには、システム・レベルの設計を注意深く実行することが求められる。システム・レベルの設計を注意深く実行することによって製品をスケジュール通りに開発し、確実に動作させる。

　今日設計される大規模ASICのほとんどは、設計のバグのために少なくとも1回は試作チップの作り直しが必要となっている。1回の作り直しに掛かる費用は100万米ドルを超える。製品の投入時期が遅れることによる逸失利益は数1000万米ドルに上るだろう。
　このため設計技術者は、できれば確実な製造プロセスを選択したいし、新しいプロセス技術が抱える問題をほかの技術者に解決してもらいたいと考えている。設計技術者は開発プロジェクトの初期段階に多大な時間を費やさなければならない。製品企画、仕様の定義、機能の分割といった作業である。しかしこういった作業に利用できるツールの精度は一般に高くない。人間の会話に使われるようなあいまいな言語で記述されており、スプレッドシートは実行可能なモデルに変換できず、図面は製品開発に利用可能なフォームに変更できない。
　わずかながら、システム・レベルの作業を支援する精度の高いツールは存在する。ただし、ほかの開発フローと統合化できない。このため設計者は、設計データを既存のツールに人手で再入力しなければならない。人手で変換するデータの規模は小さくないし、複雑でもある。当然ながら、再入力に伴う誤りが発生しやすい。

新しいモデリング言語への取り組み

　1990年代後半に、Verilogがハードウエア記述言語として普及するにつれて設計者は、この言語ではシステム・レベルの記述には不十分であると認識するようになった。
　新興企業を中心とするEDAツール・ベンダーが、この問題に対するソリューションを見つけ出そうと試みた。当時の課題は、システムのどの部分をハードウエアで実現し、どの部分をソフトウエアで実現するかの分割を決定したり、ハードウエア技術者とソフトウエア開発者の間のコミュニケーションを改善できる設計メソドロジーをサポートしたりすることだった。
　1999年9月には、約50社が参加して米 OSCI＊が結成された。OSCIの目的は、システム・レベルの設計資産の交換を促したり、C＋＋言語のモデリング・プラットフォームを利用したハードウエア・ソフトウエア協調設計を促進することにあった。基本言語としてC＋＋を選んだのは、半導体チップ・アーキテクチャーの設計者とソフトウエア開発者の両方にC言語およびC＋＋言語が普及していたからである。
　現在は 米シノプシス社＊の一部門である 米コデザイン・オートメーション社＊は、ハードウエア設計者に普及しているVerilogが、システム・レベルのモデリング言語を開発するための出発点であるとみていた。そこで同社は、1999年のデザイン・オートメーション・コンファレンス （DAC＊）で新しい言語「Superlog」を発表した。これはその名称が示すように、Verilogのスーパーセット（機能拡張版）である。また2002年6月には、米 アクセレラ＊が、新しい言語「SystemVerilog」のバージョン3.0をリリースすることを発表した。コデザイン社はアクセレラの技術委員会と共同で、Verilogの機能を拡張している。またシノプシス社はコデザイン社を買収した後、アクセレラの技術委員会に対し、Superlogの機能の提供を行った。SystemVerilogは現在、バージョン3.1がリリースされている。
　Verilogの標準化作業グループは2001年の標準化の後、この言語のままではシステム・レベルのモデリングという要求に応えられないと判断した。言語のバージョン・アップが必要だと決定した。現在はIEEEの元でバージョン・アップの作業中である。そのPAR（Project Authorization Request）番号は1364である。
　IEEEはまた、VHDLの改訂作業を実施している。PAR番号は1076、言語名はVHDL-200Xである（下記の 「VHDLは「システム」という呼称を必要としない」を参照）。残念なことにVHDL-200Xの作業グループは、ハードウエア・モデリング用にSystemVerilogに代わるものを開発することに熱中しているようにみえる。このアプローチで問題なのは、VHDLはVerilogやSystemVerilogの代替としては成功しないだろうということである。VHDLは豊富なシンタックス（構文）とセマンティックス（意味）を備える。単にエレクトロニクス・ハードウエアにとどまらず、さまざまなシステムのモデル化に適した言語である。実際、システム・オン・チップやマルチチップあるいはマルチボード・システムでは、ハードウエアとソフトウエア、メカニカル・システムの協調モデルが必要となる。こうしたモデルの記述にはVHDLが最も適している。VHDL-200Xの作業グループは、この方向を目指すべきだろう。
　表1に、既存および提案中のさまざまなハードウエア記述言語とシステム・レベル記述言語の特徴を示した。以下に、代表的な言語の概要を述べる。

[SystemC] C＋＋言語を拡張

　OSCIはSystemCの開発において以下の要件を規定した。SystemCは、ハードウエアやソフトウエアで実装すべきシステム機能の高位レベルの記述をサポートしなければならない。またSystemCは、システム設計者がハードウエアとソフトウエアの分割を可能な限り先に延ばせるようにしておく必要がある。さらに、システム表現からソフトウエア実装までのパスとハードウエア実装までのパスを提供しなければならない。そして複雑な最先端システムを管理する仕組みを用意する必要がある。
　SystemCは、C＋＋言語を基本に、ハードウエアやシステムを記述するための言語仕様をクラス・ライブラリーとして拡張した言語である。C＋＋の利点は成熟した言語であることと、パブリック・ドメインであることだ。ソフトウエア開発者は、リアルタイムOS（オペレーティング・システム）やさまざまなアプリケーションでC＋＋を使用している。またパブリック・ドメインであることから、C＋＋は便利で費用が掛からない。
　C＋＋はソフトウエア開発用言語であるから、そのセマンティックスはハードウエアの振る舞いのモデル化をサポートしていない。OSCIは、C＋＋言語が備える機能を利用してこの問題を解決した。すなわち、開発者がクラスを構築することによって言語を拡張する機能である。クラスを定義するときには、開発者はそのシンタックスとセマンティックスの両方を指定できる。
　新しいセマンティックスは、既存のセマンティックスの定義を「オーバーロード」することにより定義できる。オーバーロードとは、言語のローカル領域、この場合にはSystemCのクラス・ライブラリー内でのルールを再定義することである。開発者がライブラリーで定義する変数やプリミティブを使用する場合は新しいルールが有効となり、ほかで定義された変数やプリミティブを使用する場合にはオリジナルのC＋＋のルールが有効となる。
　新しいランタイム・セマンティックスを定義すると、コンパイラーは、C＋＋コンパイラーにより生成されたバイナリー符号を理解するプログラムが実行可能な新しいコードを生成する。
　OSCIは、時間の概念、同時性の概念、およびハードウエア・データ・タイプという3つの基本的な概念をC＋＋に追加する必要があった。
　ソフトウエアのプログラミング言語は、時間を認識する必要がない。プログラムを実行するハードウエアが、実行のタイミングを決定するからである。しかしハードウエアをモデル化するとなると、遅延時間や実行シーケンスなどをモデル化する必要が生じる。どのハードウエア・モデルを次に実行するのか、あるいは信号があるハードウエアから別のハードウエアに伝わるまでにどのくらいの時間がかかるのかをシミュレーターに通知できなければならない。
　ソフトウエアのプログラミング言語は、並列実行の概念はサポートしているものの、同時性に対応しているわけではない。並列実行とは、疎結合したハードウエア・システムが独立して2つ以上の命令ストリームを実行することを意味する。一般にはセマフォ・プリミティブを使用してこれらの実行の同期を取る。プリミティブは、アルゴリズムが設計者の意図した通りに実行されているかどうかを監視するステート・マシンとして動作する。
　ハードウエアの同時性とは、電源を入れるとすべてのハードウエアが同時に動くということを意味する。従ってシミュレーターは、同時的でない命令シーケンスを処理するコンピューター上で、同時性を再現できなくてはならない。C＋＋のネイティブ・データ・タイプは、ハードウエアのモデル化には向いていない。例えばトライステートの論理値を記述するために使用できるデータ・タイプが存在しない。そこでSystemCは、デジタル論理のモデル化を可能にする4値論理システムをC＋＋に追加している。デジタルとアナログの相互作用やアナログ・モジュールのアーキテクチャーのインスペクションなどはまだサポートしていない。

SystemVerilog モデリング機能を強化

　SystemVerilogは、Verilog 1995のモデリング機能を拡張する作業の結果として作成されたものである。その拡張は、VHDL 1993の機能と同じかあるいは上回ることを目的とした。
　SystemVerilogの標準化を推進している業界団体は、アクセレラである。アクセレラが直面している基本的な課題は、VHDLの大きな欠点である冗長さと複雑さを排除することだ。シンタックスと、さらに重要なセマンティックスを複雑化することなく言語に機能を追加することは、不可能に近い。このプロジェクトがVHDLより有利な点は、マーケットの需要があることである。VHDLは先進的な機能を数多く備えている。ところが、設計者はVHDLの提供する機能の一部しか利用してこなかった。VHDLは複雑であり、シミュレーターの実行にはVerilogより時間がかかっていた。
　SystemVerilogの目指すところは、VC（virtual core：仮想コア）を使ったバス・インテンシブな大規模論理チップの設計生産性を向上させることにある。生産性向上を狙う部分はチップの設計フローと検証フローである。
　SystemVerilogのバージョン3.1では、Verilog 2001の4つの主要な機能拡張を実装する。トランザクション・モデリングをサポートするために、DPI＊を提供した。DPIを使うと、設計者はC言語とC＋＋言語、SystemC言語の機能を設計モデルに取り込める。これにより、SystemVerilogとSystemCのブロック間の協調シミュレーションが可能になる。
　一連の機能拡張は、モデル化を容易にすることを狙う。インターフェース・レベルのトランザクションをモデル化する機能は、バス・インテンシブな設計を簡単にする。ポートの両側でどのようなデータ・タイプでも許可することにより、モデリングを容易化する。拡張データ・タイプはCライクな言語の利用をサポートし、モジュールの親モジュールへのローカルなネスティングがVC（仮想コア）の保護を強化するのである。
　もちろん、ポート接続のルールを緩和することは、設計ミスの可能性を高める。設計者は、一度だけ正しくモデル化するだけでよいが、設計検証の担当技術者は異なるタイプの2つの接続ポートが動作しない場合には、問題を特定するのに何時間、あるいは何日もかけなければならない。
　SystemVerilogはアサーション・ベースの検証をサポートする。「検証を考慮した設計手法」を可能にするのである。SytemVerilogのアサーション技術は、米IBM社が開発したアサーション言語「PSL＊」を利用する。
　なおアクセレラは、SystemVerilogの次期バージョンをVerilog 2005作業グループに提供することで基本的に合意している。この新しいバージョンは2004年の6月までには提供される予定である。この合意は、Verilog 2001のスーパーセットが2つ存在することによる市場の混乱を回避するために成立した。ただし技術提供の時期は当初よりも遅れており、Verilog 2005の開発者グループの仕事を増やすことになりつつある。

[Verilog 2005] EDAベンダーが協力

　Verilog 1995とVerilog 2001を開発した「IEEE 1364」作業グループが、IEEE Verilog規格の開発を担当している。2003年3月、同作業グループはシステム設計の新しい課題に適合するように標準を更新し拡張するために、技術提供の募集を行った。2003年9月現在、IEEEは、EDAベンダー4社から9つの分野にわたる9件の技術提供を受けている。
　目標は、新しいVerilog規格（Verilog 2005）を2005年に制定することである。作業グループにとって都合の悪いことに、アクセレラが2004年6月までにSystemVerilog技術を提供すると約束していたにもかかわらず、いまだに何も提供されていない。
　IEEEに技術提供したEDAベンダーについて述べよう。米ケイデンス・デザイン・システムズ社＊は6つの分野で技術を提供し、米フィントロニックUSA社＊、米ジェダ・テクノロジーズ社＊、および 米ベリシティ・デザイン社＊がそれぞれ1つの分野に対応する技術をそれぞれ提供した。
　ケイデンス社の技術提供は、この言語のシンタックスとセマンティックスの基本的な拡張を目的とする。同社は、Verilogをシステム・レベルに拡張するために有用なデータ・タイプの新たな定義と、言語におけるデータ・タイプとその機能の両方をいかに首尾一貫して定義するかのガイドとなる規則を供与した。このために、基本的なデータ・タイプと複合的なデータ・タイプのセット、ユーザーが定義するタイプの一般的なメソドロジー、任意のデータ・タイプのための動的メモリー・アロケーションを提案した。
　同社はVerilogモデルのソース・コードの一部を暗号化するためのメソドロジーも提供した。これはサード・パーティーのコア・プロバイダーに、ソフト・コアを保護する機能を与えることを目的とする。VPI＊を拡張する技術の供与は、拡張データ・タイプと、PSLを利用したアサーションをサポートする。
　このほかの2つの技術提供は、Verilogで書かれたモデルのデバッグを容易にすることを目的としている。1つは、テスト・パターンの制約付きランダム化機能である。もう1つは、エンジニアが高位レベルの抽象度でのトランザクションを観察したり解析したりすることを可能にするトランザクション・レコーディングのためのVPIである。同社はまた、短期的には一貫性のある言語の生成を支援し、長期的には将来の拡張に向けてのパスを容易にする一連のガイドラインを提供した。作業グループが円滑に活動できるようになることを狙ったものである。
　フィントロニックUSA社は、Verilogモデルの分割コンパイルをサポートする技術を供与した。Verilogで設計した複数の部品を別々にコンパイルする機能である。あらかじめコンパイルされた部品をほかのVerilogソースやバイナリー・ファイルと組み合わせ、設計データを作成したり、シミュレーションを実行したりできる。
　ジェダ・テクノロジーズ社が提供する技術は、例えば「Jeda-X」といったほかの言語をVerilog言語に結びつけることにより、テスト・ベンチの開発や設計のデバッグ機能を拡張できる。同社が提案した言語Jeda-Xは、モジュラー形式で再利用可能なテスト・ベンチを記述する、オブジェクト指向のプログラミングをサポートする。さらに、アスペクト指向プログラミングとコンカレント・プログラミング、およびサイクル・ベースのテスト・ベンチもサポートする。このほか、動作モデリングのための拡張リストとアレイ・データ・タイプ、およびマルチスレッド実行のための同期プリミティブを提供する。
　ベリシティ・デザイン社は、Jeda-Xの提案に対する代替案としてテスト・ベンチおよびデバッグをサポートするための自社技術を提供した。同社は、Verilogに2つのキーワード「keep」と「gen」を追加することを提案した。これにより、設計者はすべての値をスペック内に維持するためのルールをハードウエアとソフトウエア両方に対して指定できる。また、必要に応じて新たなスティミュラスを生成可能である。
　同社はこのほか、設計者が検証エンジニアと協力して機能カバレッジ・ポイントを記述し、テストを実行すべき入力と内部事象のクリティカルな組み合わせを特定できるように言語を拡張する技術を供与した。また同社は、テスト用のシンタックスを提供し、テスト・モジュール内のデータ値の生成に際して制約を加える「keep」ステートメントの導入を可能にした。テスト・パターンの作成者は適切なシーケンスを入力するための基本ルールを1カ所に記述し、その後、1つのターゲットに絞ったテスト用にルールを拡張できるようになる。
　Verilog 2005の作業グループはすでに、SystemVerilogの多くの機能をVerilog 2005に組み込んでしまっている。今後、アクセレラからSystemVerilogの技術提供を受けたときには、作業グループは難しい問題に直面することになる。これらの言語は似てはいるものの、同じではない。同じ言語になるように相違点の調整を実行するには、技術的にもマネジメントにおいても、多大な努力を必要とするだろう。

標準化対商用化

　SystemCとSystemVerilog、Verilog 2005、VHDL-200Xの策定は、異なるプロセスによって進められてきた。SystemCとSystemVerilogはまず、商用の言語として開発された。それから標準化の作業と言語としての普及活動が進められてきた。一方、Verilog 2005とVHDL-200Xは、IEEEのコンピューター分科会がまず開発と標準化作業に携わり、それから普及活動へと続いた。ところがIEEEが開発したこれらの言語をサポートするツールはまだ商用化されていない。
　標準化の先行した戦略が商業的に成功を収めにくいことは、歴史的に実証されている。例えばVHDLとVerilogの場合がそうだ。VHDLは標準化の段階で言語の一部が利用可能になっても、サポートするEDAツールがなかった。一方、Verilogは言語の開発途中から、EDAツールによる活発なサポートを享受できたのである。
　しかしEDAツール・ベンダーは、IEEEの開発プロセスに積極的に投資しようとしている。それは、言語をどのように構築すべきかの技術を得られるとともに、ユーザーの新たな要望を知ることができるからである。
　SystemCについて言えば、シノプシス社が影の開発者であり、推進者であった。同社は当初、SystemC言語を独自に開発していたが、すぐにケイデンス社がVerilogに関して編み出した戦略に従った。すなわち「オープンSystemC（Open SystemC）」という業界コンソーシアムを設立したのである。これはVerilogを成功に導いたコンソーシアム、「OVI（オープンVerilogインターナショナル：Open Verilog International）」に類似したコンソーシアムである。
　EDAツール・ベンダー1社だけの援助ではコンソーシアムが広い支持を受けにくいことが明らかになった時点で、オープンSystemCはOSCIに変ぼうした。OSCIに変化する過程で、シノプシス社は組織のポリシーや方向性について自らの支配下に置くことをあきらめた。シノプシス社と競合するケイデンス社と 米メンター・グラフィックス社＊がコンソーシアムに幅広く参加することを優先したのである。

システムとハードをつなぐ

　SystemCはまだ、Verilogほどには普及していない。システム設計ツールの市場そのものがまだ小さいのと、システム設計とハードウエア設計のギャップを埋めるツールがまだ完成していないからである。
　SystemCをサポートするツールのリストはOSCIのウエブ・サイトで入手できる。注目すべきは、SystemCと RTL＊の統合を目指したツールである。ケイデンス社、米イブ社＊、メンター社、シノプシス社および 仏TNIバリオシス社＊の各社は、同じ設計の中でSystemCのモデルをVHDLやVerilogのモデルとまとめて取り扱えるミックス言語シミュレーターを提供している。
　SystemCの市場に早くから参入していたツール・ベンダーは米コーウェア社＊である。同社のツール「ConvergenSC」は数多くのシステム・メーカーに採用された。この製品は設計と検証の両方に共通のインフラストラクチャーを使用している。また 米フォルテ・デザイン・システムズ社＊は、ウエブ・サイトでSystemCのチュートリアルを無償で提供している。このチュートリアルは、SystemC言語の有益な入門書である。同社は合成ツール「Cynthesizer」を製品化している。このツールを使うと設計者は、VerilogあるいはVHDLへ変換することなしに、SystemCからハードウエアを生成できる ＊1）。
　SystemVerilogでは、多くのEDAベンダーがツールを開発中である。米リアル・インテント社＊とシノプシス社、米ゼロイン・デザインオートメーション社＊は、フォーマル検証ツールの開発を発表した。米ノバス・ソフトウエア社＊と 米シナプチキャド社＊、シノプシス社は、テスト・ベンチとデバッグ・ツールをサポートする。米アルデック社＊と 米アット・エッチディーエル社＊、シノプシス社は、シミュレーターを提供する。米アクシス・システムズ社＊は、エミュレーション製品を開発する。こういったツールの多くは、2004年6月に開催予定のデザイン・オートメーション・コンファレンスで製品として披露されるだろう。
　Verilog 2005の商用サポートはまだこれからである。フィントロニック社とジェダ・テクノロジーズ社、ベリシティ・デザイン社は、標準化作業グループに供与した自社技術を利用した製品を販売する予定である。フィントロニック社は同社の製品「FinSim」の中に、Verilogのための分割コンパイル技術を利用した。ジェダ・テクノロジーズ社は、Jeda-Xをテスト・ベンチ開発ツールとして市場に投入している。ベリシティ社は、e言語に基づく検証ツール技術を開発した。ケイデンス社も同様に、供与した技術を同社の検証ツール群全体に使用している。

VHDLは「システム」という呼称を必要としない

スティーブン・ベイリー＊	米メンター・グラフィックス社
Stephen Bailey	Mentor Graphics Corp.

　EDA業界では、システム・レベルの設計に対応する言語が次々と登場してきた。これらの言語の多くは、名前の先頭に「システム」と付けてほかの言語と区別している。
　VHDL（VHSIC hardware description language）のコミュニティーは、VHDLを改良したシステム・レベル言語への取り組みをあまり宣伝してこなかった。しかしこのことは、VHDLが拡張計画を持たないということではない。より高位なレベルの設計や検証に向けた改良が続けられている。
　VHDLはハードウエア記述言語（HDL）の歴史では先進的な言語とされ、RTLよりも抽象的な記述にも利用されてきた。とはいえ、VHDLをシステム・レベル言語に改訂したとしても、ほかのHDLと同じ大きな問題を抱えていることに変わりはない。
　VHDLを拡張したシステム・レベル言語は、論理的にはVHDLを継承している。IEEEはこの改訂作業が今世紀における最初の大事業であることから、そのシステム・レベル言語を「VHDL-200X」と呼称している。
　VHDL-200Xでは、さまざまな拡張が予定されている。高位レベルのモデル抽出を容易にする機能、設計の生産性の向上、冗長さの低減、設計意図の把握といった拡張である。
　このほか現在は極めて難しいとされているモデルの作成機能や検証の生産性向上、アサーション・ベースの検証機能、スティミュラスの生成、高位レベルのモデリング（リファレンス・モデルとトランザクション・モデル）などの機能強化が予定されている。
　設計の生産性を高めるために、VHDLは多様なデータ・タイプを用意している。具体的にはユーザー定義、列挙型、符号付き、符号なし、ビット、ビット・ベクトル、整数、制約付き整数、実数、アクセス（ポインター）、レコードといったタイプである。完全なオブジェクト指向言語ではないものの、VHDLは保護されたタイプを定義している。それはユーザーが定義した演算でカプセル化されたデータ・タイプである。
　VHDLの作業グループであるIEEEの1076委員会は、どのようにしてインヘリタンスや拡張されたジェネリックを追加するかの定義作業に取り組んでいる。モデルのタイプとサブプログラムのパラメーター化を可能にするためである。こういったオブジェクト指向の機能を追加することによって、高位レベルの設計の再利用と高位レベルのモデリングにおける抽出が可能になる。
　VHDLの作業グループはまた、VHDLのスタチック検証機能を低下させずに、設計者がより少ない記述で同じモデルを表現できる方法を開発中である。VHDLの強力なタイプや決定論的シミュレーション・セマンティックスによって、レース・コンディションや不正なアレイ・インデックス、イリーガルな値などの問題を防いだり、問題を素早く特定したりする。こういった特徴が検証時間を節約する。設計期間の70％を検証作業が占めている現状では、この機能は検証やデバッグの労力の大幅な減少に寄与している。
　VHDLの作業グループは、ある種のハードウエア機能をモデル化するのに必要な機能を提供しようと努力中である。代表的な例は、ジャンパー線や双方向パススルー・スイッチをモデル化する機能である。
　検証の生産性を高めるために、VHDLの作業グループはプロパティー記述機能としてアクセレラのプロパティー記述言語「PSL （Property Specification Language）」を採用する計画である。以下のような目的のためにPSLを利用できる。

●	検証（アサーション）中に保持しなくてはならないプロパティーの定義
●	検証（機能カバレッジ）中にテストする必要のある機能の定義
●	入力制約、リーガル・シーケンス、およびリーガル・シーケンスの組み合わせ（スティミュラス生成）の指定

　
　オブジェクト指向の機能強化は、検証と設計の両方の生産性を向上させる。これは以下のタスクを容易にする。

●	異なるレベルの抽出やある設計から別の設計に再利用可能なテスト・ベンチ（検証のインフラストラクチャー）の生成
●	検証中にリファレンス・モデルとして利用される高位レベルのモデルの生成
●	トランザクションやスコア・ボードなどの共通的な検証データ構造のモデリング

　
　また検証の生産性を高めるために計画中の機能強化を以下に示す。

●	動的プロセスの生成と消去
●	プロパティーを利用して重みの関連付けを指定し、スティミュラス生成を導く機能
●	リアクティブ・テスト・ベンチの生成を可能にする、テスト・ベンチでの機能カバレッジ・データへのアクセス
●	テスト・ベンチが信号をプローブしたり、生成したりできるようにする標準化された信号アクセス機能
●	あらかじめ定義されて共通的に利用されるチェッカーや、FIFOや連想アレイなどのデータ・タイプのライブラリー
●	より抽象的なプロセス間通信メカニズム

　
　このようにVHDLの改良版は「システム」と呼称しないものの、設計の質的向上と検証の生産性向上をもたらすプロパティー記述と検証自動化機能とともに、高位レベルのモデリング機能と抽出機能を提供するのである。


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