短納期・低開発費ASICがFPGAに戦いを挑む

2004年1月号

短納期・低開発費ASICが
FPGAに戦いを挑む

スタンダード・セル方式ASICに比べ、納期が短い、ユーザーによる開発費が低いといった特徴を備えた新しいASIC「ストラクチャードASIC」を販売する半導体ベンダーが増えてきた。セミカスタムLSI市場では、ASICベンダーはユーザーをFPGAに奪われつつある。ストラクチャードASICの投入で失地回復を図る。

ブライアン・ディパート
Brian Dipert

　電子機器の開発で競合製品と差異化することは、簡単ではない。マイクロコントローラー（マイコン）や周辺LSIなどを購入してソフトウエアを開発するだけでは不十分である。多くの機器メーカーは、独自仕様のLSI設計に取り組むことになる。
　半導体ユーザーである電子機器メーカーの設計者が独自の論理回路を組み込めるLSIは、大別すると2種類しかない。FPGA＊と ASIC＊である。両者の利害得失はこれまで、設計技術者の間ではさんざん議論されてきた。しかし最近、新しいアーキテクチャーのデバイスが登場しつつある。本稿ではFPGAとASICについて最近の状況を確認するとともに、新種のデバイスがどの程度の競争力を備えているかについて論じる。

FPGA：手軽さで普及

　半導体製造技術の進歩によって、FPGAに搭載できる論理ゲート数は急激に増大してきた ＊1）。最近では DLL＊や PLL＊、内蔵メモリー・アレイ、積和演算器、SERDES＊、高速の入出力バッファー、さらにはプロセッサー・コアとプロセッサー周辺回路までもがFPGAに搭載されている。設計の自由度は極めて高い。
　FPGAはASICと違い、必要な数とまったく同じ数を購入できる。数が非常に少なくても、非常に多くても構わない。そして、カスタマイズ用の開発費 （NRE＊）を半導体ベンダーに払う必要がない。いったん設計が完了すれば、動作するLSIチップを数秒～数分で入手できる。またFPGA用設計ツールは、ASIC用設計ツールに比べると安価なことが多い。
　FPGAの弱点はチップ・コストと動作速度、そして消費電力である。論理ゲート当たりのチップ面積は、スタンダード・セル方式のASICに比べると1～2けた大きい。集積規模が大きなFPGAは通常、プログラム素子にSRAMベースのルックアップ・テーブル （LUT＊）を採用しているからだ。LUTを使うとスタンダード・セル方式ASICに比べ、動作周波数は低く、また消費電力も大きくなってしまう。

ASIC：高開発費で劣勢に

　ASICは、動作速度と消費電力ではFPGAに比べて優位にある。しかし残念ながら、大きな弱点を抱えている。カスタマイズ用の開発費（NRE）、必要とされる一定量の購入数（最低購入数量）、そして設計者当たりの開発ツール・コストがいずれも急激に上昇していることだ（図1）。これらの弱点は、半導体製造技術の進歩で集積規模が急速に増大したことに伴い、極めて大きな問題となってきた。
　最低購入数量は、ASICベンダーがシリコン・ウエハーを製造ラインに何枚流せば利益を確保できるかによって決まる。半導体製造技術の微細化とウエハーの大口径化は、製造コストを大きく増大させる。より多くのウエハーを流さないと、製造コストを回収できない。このため、最低購入数量は急速に増加してしまった。
　一方、集積規模の増大は、ユーザーが必要とするチップ数の減少とチップ面積の増大を意味する。いずれもユーザーが必要とするウエハー枚数を減らす方向に働く。このことは、ユーザーがFPGAの採用へと動く一因となっている。
　ユーザーが設計を完了して所望のチップを入手するまでの期間（納期）がどんどん伸びているという問題もある。配置と配線の工程を経ても、チップが動くとは限らない。配線間の信号結合や電源電圧降下などの問題が、半導体製造の微細化とともに大きくなっているからだ。また設計が完了しても、LSIをすぐには入手できない。製造とテスト、パッケージングの工程を経てからになる。
　こういった高価な開発費と長い納期、多大な作業という問題によって、多くのユーザーがASICからFPGAへと乗り換えつつある。ただし、ユーザーが極めて高い動作速度、あるいは極めて低い消費電力を要求する場合は、要求に応えられるのはスタンダード・セル方式ASICしかない。

既存のデバイスをおさらい

　FPGAとASICの内部構造を比較しよう。ここでは論理回路の基本となる、論理セル（論理エレメントと呼ぶこともある）と配線アーキテクチャーについて比べてみる。
　FPGAの論理セル（論理エレメント）はかなり大きい。マルチプレクサーと論理ゲートの集まりであったり、1個あるいは数個のLUTで構成していたりする。また通常は、フリップフロップが付属している。
　論理セル内の配線リソースはFPGAベンダーによってレイアウト済みである。論理合成ツールと配置配線ツールを使い、論理セルを効率良く利用することが望まれる。
　ユーザーによる設計データをFPGAに格納するタイミングは、FPGAの実現技術によって異なる。アンチヒューズ＊技術によるFPGAとフラッシュ・メモリー技術によるFPGAでは、FPGA搭載機器の電源を投入する前の段階で、設計データをプログラムしておく必要がある。SRAM技術によるFPGAでは、機器の電源を投入後に、設計データをFPGAに格納する。
　スタンダード・セル方式ASICの論理セルは、FPGAの論理セルよりもはるかに小さい。寸法の異なる数種類のトランジスタが基本素子である。トランジスタの寸法を規格化していることが、フルカスタムLSIとの違いになる。ただし設計の柔軟性は極めて高い。論理セルの配置、クロック配線、電源配線、信号配線などはユーザーによる設計ごとにすべて異なる。従って金属配線層と多結晶シリコン配線層はユーザー独自のレイアウト・パターンとなる。ASICベンダーはユーザーの設計に基づいてレイアウト用マスクを製造し、チップの製造に取りかかる。チップ製造の段階では、設計変更は不可能である。
　ASICを代表するもう1つのアーキテクチャーが、ゲートアレイである。ゲートアレイは過去、スタンダード・セル方式ASICとFPGAの中間に位置づけられてきた。論理セルはかなり小さい。2入力NANDゲートといった規模である。配線リソースはあらかじめASICベンダーが設計済みであり、ユーザーが配線をカスタマイズすることによって所望の論理回路を実現する。ASICベンダーは配線工程用マスクだけを製造するので、納期はスタンダード・セル方式ASICに比べると短い。
　ゲートアレイは汎用性が高く、かつては広く利用されていた。しかし最近では、FPGAの高性能化によって市場機会をどんどん奪われている。開発費と納期、性能のバランスが中途半端なためである。ゲートアレイは開発費用と納期ではFPGAに劣り、性能ではスタンダード・セル方式ASICに劣る。

ストラクチャードASICの登場

　事業機会の減少を食い止めるため、ASICベンダーの数社は新しいアーキテクチャーのASICを投入し始めた。短納期と低開発費を特徴とするASICである。ストラクチャードASIC、あるいはプラットフォームASICなどと呼ばれている ＊2）。ストラクチャード・アレイ、モジュラー・アレイと称することもある。
　ストラクチャードASICのデバイス・アーキテクチャーはASICベンダーによって異なる。共通しているのは、ユーザーが設計した論理回路をわずかな数の配線層だけで実現することである（図2）。これは納期を短くするためである。クロック・ツリー配線と電源プレーンの配線はASICベンダーが設計する。このため、タイミング収束や シグナル・インテグリティー＊の処理をユーザーに負担させずに済む。また論理セルは、ゲートアレイよりも大きな論理回路であることが多い。
　ストラクチャードASICの集積密度はスタンダード・セル方式ASICよりも低い。そして納期はFPGAよりも長い。にもかかわらず、競合するASICとFPGAに対して優位に立てる部分に注目し、いくつかのASICベンダーはストラクチャードASICベンダーにかけたのである（図3）。
　スタンダード・セル方式ASICに対するストラクチャードASICの優位性は、NREコストが低いことだ。ストラクチャードASICの製造に必要なマスクの多くは、ユーザーを選ばない。この共通部分は、マスク費用の中では最も高価な部分であることが多い。このため、スタンダード・セル方式ASICに比べるとユーザー当たりのマスク費用は大きく低下する（図4）。さらに、マスクの共通化によって納期が短くなる。また、ユーザーは最初に設計した品種から、派生品に展開しやすい。
　納期の短縮は重要である。スタンダード・セル方式ASICでは、設計が完了してからサンプル・チップを入手するまでにユーザーは数カ月待たなければならない。ストラクチャードASICは、この期間を数週間と短くする。この待ち時間は、FPGAの数秒～数分という短さに比べるとはるかに長い。しかし納期におけるFPGAとの比較は、あまり意味をなさないという向きもある。LSI設計がどんどん複雑になってきたため、FPGAでは選択した品種に目的の回路を収め、目的の周波数で動かすための設計期間が指数関数的に増大しつつあるからだ。設計プラットフォームとしてみれば、ASICは基本的にFPGAよりも高速である。同じ動作周波数のチップであれば、シミュレーションと再設計に費やす期間は短くて済む。従ってユーザーがLSIを開発する全期間で比べると、FPGAよりもストラクチャードASICの方が短くなる可能性がある。

数多くのベンダーが参入

　ストラクチャードASICを現在用意しているベンダーには、NECエレクトロニクス＊、富士通＊、米AMIセミコンダクター社＊、米チップ・エキスプレス社＊、台湾のファラデイ・テクノロジー社＊、米ライトスピード・セミコンダクター社＊、米ViASIC社＊などがある。
　これらのベンダーの中でAMIセミコンダクター社は、FPGAからASICへの変換サービスに特化している。過去には変換先をゲートアレイにしていた。それを現在はストラクチャードASICに変えている。
　またライトスピード・セミコンダクター社は、かつては 米ザイリンクス社＊のFPGAをASICに変換するサービスを実施していたが、撤退した。現在はスタンダード・セル方式ASICとストラクチャードASICを供給するベンダーである ＊3）。
　ストラクチャードASICを論理セルでみると、最も微細なのはチップ・エキスプレス社が供給している製品だろう（図5）。同社によると、3～4ゲートで構成されている。他社はおよそ20～40ゲートである。
　ストラクチャードASICの製造プロセス技術は、0.18μ/0.25μ/0.35μmといった程度である。製造歩留りの高い、償却済みの製造ラインを使うことが少なくない。大半のユーザーが設計するASICは100万ゲートに満たないので、これらの製造プロセスで十分対応できる。また多くのユーザーが購入するチップ数は、10万個に満たない（図6）。
　最先端の製造プロセスを利用するストラクチャードASICベンダーもある。NECエレクトロニクスは0.15μmプロセスの製品から始め、2004年前半には90nmプロセスの製品を提供する。富士通は0.11μmプロセスの製品を生産中である。そして90nmプロセスの製品を2004年には投入する。

ハード・マクロで性能を追求する

　ストラクチャードASICで高い性能や高い集積密度を追求する方法は、チップの拡散層を利用して回路を埋め込むことである。いわゆるハードウエア・マクロだ。いずれのストラクチャードASICも、SRAMブロックを埋め込んでいる。そして多くのベンダーは、高速シリアル・インターフェース回路、高速パラレル・インターフェース回路、PLL回路などをハードウエア・マクロとして提供する。
　このほかでは例えば富士通は、拡散層で定義したフリップフロップを用意している。同社によると、汎用の論理セルを利用する場合に比べ、消費電力は半分になり、ゲート利用効率は1.5～2倍に高まると言う。またライトスピード社は、テスト回路を埋め込むことによって100％の不良発見率を保証する。
　ストラクチャードASICベンダーの中で、拡散層で定義した回路を最大に活用しているのが、米LSIロジック社＊の「ラピッドチップ（RapidChip）」である。数年前に同社は、毎日平均して3件のASIC設計を受注していた。しかし現在は、3日に1件という状態に陥ってしまった。ラピッドチップは、同社にかつての幸せな時代をもたらす製品との期待がかかっている。
　ラピッドチップは以下のような回路で構成されている ＊4）。まず、ハードウエア・マクロのアナログ回路とデジタル回路、メモリー回路を応用分野ごとに組み合わせる。具体的には、SRAMアレイやプロセッサー・コア、PLL回路、10Gビット/秒のイーサーネット・インターフェース回路、ファイバー・チャネル回路、SERDESなどを用意している。これらの回路に、1個以上のアレイで構成したゲートアレイを加えた。ゲートアレイ部分にユーザーが設計したカスタム論理回路や、LSIロジック社などが提供するソフトウエア・マクロを搭載する。
　現在の主力品種は、数多くのハードウエア・マクロをそろえた「Xtreme」ファミリーと、SRAMアレイ以外はゲートアレイで構成した「Integrator」ファミリーである。製造プロセス技術は0.11μmである。

冷ややかな競合ベンダー

　既存のASICベンダーやFPGAベンダーは、ストラクチャードASICベンダーの主張をどのように見ているのだろうか。東芝や米IBMマイクロエレクトロニクス社のような、ストラクチャードASICをまだ手掛けていないASICベンダーは、ストラクチャードASICが大きな市場を獲得できるという考えを否定する。
　東芝＊は、FPGAとスタンダード・セル方式ASICはすでに普及しており、両者のギャップはコスト、性能、消費電力、タイム・ツー・マーケットなどのいずれを取っても極めて小さいとみる。このため、ストラクチャードASICは長期的には生き残れないと考えている。また、ASIC設計で再設計が必要となる原因のほとんどは、論理設計のバグではなく、配線工程によるものである。従って同社が提供しているスタンダード・セルとゲートアレイを混載したASICを使えば、ほとんどのユーザーの要望に応えられると主張する。
　FPGAベンダーの見方はどうか。大手FPGAベンダーであるザイリンクス社も、ストラクチャードASICの将来に悲観的である。FPGAが製造技術を微細化することにより、ストラクチャードASICの長所が失われていくと考えている（図7）。
　ザイリンクス社はまた、同社の最上位FPGA「バーテックス（Virtex）-Ⅱ Pro」とLSIロジック社のラピッドチップは、製品のコンセプトが似ていると指摘する。Virtex-Ⅱ ProはパワーPCプロセッサー・コアなどのハードウエア・マクロを内蔵し、SRAM素子でユーザー論理をプログラムする ＊5）。一方、ラピッドチップは多数のハードウエア・マクロを内蔵し、マスクでユーザー論理をプログラムする。
　なお、Virtex-Ⅱ Proのようなハードウエア・マクロとプログラマブル素子を組み合わせた製品は、米アトメル社や米ラティス・セミコンダクター社なども提供している。
　またアンチヒューズ方式FPGAベンダーである米アクテル社と米クイックロジック社は、ストラクチャードASICに比べるとアンチヒューズ方式FPGAの方が設計と製造の柔軟性が高いと主張する。また集積密度と性能は同じ程度だと述べる。
　アクテル社のマーケティング担当バイス・プレジデントであるバリー・マーシュ氏は、ストラクチャードASICの登場には文化的な背景があると指摘する。「日本を含むアジアの半導体ベンダーは、通常は受けないような少量の注文でも得意先顧客からであれば受注せざるを得ない。ストラクチャードASICはこういったビジネスの収益性を向上させる手段となる」（マーシュ氏）。

FPGAをASICへ変換する

　注目すべきは、大手FPGAベンダーである 米アルテラ社＊の最近の変化である。かつて同社はザイリンクス社と同様に、ASIC技術を声高に批判していた。しかし最近になってFPGAからASICへの変換サービスを開始した。同社のFPGAを、FPGA似たアーキテクチャーのASIC「ハードコピー（HardCopy）」に変換するサービスである。同社によると、HardCopyではFPGAに比べてチップ面積が約30％に減少する。また動作周波数は約50％向上し、消費電力は約60％に減少する。
　2003年には、同社の最上位FPGA「ストラティックス（Stratix）」を対象とした「HardCopy Stratix」を提供し始めた。このサービスに対応した設計ツール「Quartus-Ⅱバージョン3.0」では、ユーザーが設計した回路を直接、HardCopyに展開できる。
　これは事実上、アルテラ社がストラクチャードASICベンダーに変化したことを意味する。同社バイス・プレジデントのティム・コレラン氏は、ユーザーと品種によって違いはあるものの、年間で5000個以上の受注があればこの事業はうまくいくだろうと述べた。NRE費用は約20万米ドルからである。納期はサンプル品の納品までが約8週間、量産までが約18週間。なお、FPGA品と対応するHard　Copy品には内蔵メモリーの最大容量やパッケージの選択肢に違いがある。注意されたい。
　アルテラ社のHardCopy品への展開には、最近同社のCEO（最高経営責任者）に就任したジョン・ダーン氏が影響しているのかもしれない。同氏は以前に、LSIロジック社のバイス・プレジデントを務めていた。
　一方、ザイリンクス社は過去、HardCopyに似たサービス「HardWire」を提供していたが休止した。現在では「EasyPath」と呼ぶ、チップ・コストの低減サービスを提供している。EasyPathのチップは通常のFPGAと同じであるが、テストの内容が違う。ユーザーに合わせたテストを実行することによってチップの歩留りを上げてコストを下げる。具体的には、チップ内でユーザー論理が使わない非動作部分についてはスクリーニングしない。また電気的仕様を通常よりも緩めたりする。
　FPGAベンダーである 米レオパルド・ロジック社＊は、ASICにFPGAを混載したLSIに将来性があるとみている。同社は数年前に、ASICへの埋め込み用FPGAを提供し始めた。ただし、この分野で先行する米アクテル社などと同様に、それほどの成功は収めていないようだ。同社は現在、埋め込み用FPGAを備えたファブレスのASICベンダーへと事業を移行しつつある。

用語解説 / 会社情報

【FPGA】
field programmable gate array
ユーザーが設計した論理回路を書き込めるLSI。


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