PCIエキスプレスがシステムを一気に強化

2003年12月号

Illustration by Steven Lyons

PCIエキスプレスが
システムを一気に強化

PCIバスの次世代版であるPCIエキスプレス（PCI Express）を使うと、既存のバス・システムやソフトウエアなどの資産を生かしながらシステムの性能を高められる。基本構成は最大データ転送速度が2.5Gビット/秒の差動伝送によるシリアル・リンクである。差動伝送チャンネルを増やすことによって、要求性能の向上に対応する。PCIエキスプレスに対応した半導体デバイスや解析システムなどが登場し始めた。

ワレン・ウェブ
Warren Web

　何年も前から、専門家と称する人々は PCIバス＊をはじめとする共有バス・アーキテクチャーはいずれ消えてなくなると予測していた。データ転送能力が足りない、拡張性に乏しいといった問題を抱えていたためである。しかし現在の高性能システムを調べると、その予測がいかに間違っていたかが分かる。ほとんどのシステムは、共有バス・アーキテクチャーに基づいている。優れた設計者が、不十分な設計リソースから性能をぎりぎりまで高めているからだ。
　PCIバスの次世代版である PCIエキスプレス＊は、既存のバス・システムやソフトウエアなどの資産を生かしながらシステムの性能を高められる。マイクロプロセッサーの動作周波数は休むことなく向上している。PCIエキスプレスによって入出力バスの設計は、一時的ではあるが容易になるだろう。既存のPCIバスでは、システムの性能を高められなくなってきた。
　PCIバスなどの共有バス・アーキテクチャーでは、システム内のエンドポイント（バス・ボードやデバイスなど）がバスのデータ転送能力を共有する。システムの機能を増やすためにバス・ボードを追加すると、1枚のバス・ボードが利用できるデータ転送速度が低下してしまう。マイクロプロセッサーの動作周波数に対応して共有バスの動作周波数を向上させるわけにはいかない。バスの動作周波数を上げると、動作周波数の低い既存のバス・ボードを利用できなくなってしまうからだ。
　共有バス・システムは、リアルタイム性でも問題を抱える。外部のイベントはランダムに発生するのに対し、共有バス・システムは同時に1つのイベントにしか対応できない。データ転送の進行中にさらに優先度の高いデータ転送が発生した場合、回路やソフトウエアは優先度の高いデータ転送が完了するまで優先度の低いデータ転送を中断する。転送の中断時間によっては、システムのリアルタイム性が損なわれる恐れがある。こういったバス競合の発生確率は、バスに接続されたボードの数に比例して増加する。

共有バスからシリアル・リンクへ

　PCIエキスプレスは、既存のPCIバス・システムと互換性がある。PCIバスのハードウエアとドライバー・ソフトウエアを継続して利用できる。
　PCIエキスプレスそのものはデータ転送速度が高くて拡張可能なデータ経路を備えており、パケット化されたデータ転送プロトコルで動く。アーキテクチャーはポイント・ツー・ポイント接続である。ポイント・ツー・ポイントの接続数を増やすことによって複数チャンネルのデータ転送を同時に実行できる。PCIエキスプレスの技術仕様は、PCI規格の維持管理団体である PCI-SIG＊から入手できる。
　PCIバスは、それまでデスクトップ・パソコンに普及していた ISA＊バスを置き換える高性能入出力バスとして10年以上前に提案された。初期におけるPCIバスの仕様は32ビット幅の並列バスで、最大動作周波数は33MHzだった（表1）。最大データ転送速度は133Mバイト/秒になる。1995年にPCI-SIGは、PCIバスのバーション2.1仕様を発表した。これは64ビット幅で最大動作周波数が66MHzのバスである。既存のハードウエアおよびソフトウエアとの上位互換性を確保していた。1990年代後半には、バスの最大動作周波数を133MHzに上げたPCI-Xバスが登場した。PCI-Xバスの最大動作周波数は後に533MHzまで引き上げられた。
　PCIバスとPCI-Xバスは、相互に互換性を備えているものの、最も低速のバス・ボードによってバスの動作周波数が決まってしまうという問題を抱える。また動作周波数の向上とともに、ボードに搭載できる拡張スロットの数が減ってしまう。PCI-Xバスに至っては、拡張スロットが1個しかない構成すらある。こういった数々の問題が、新しい入出力バス・アーキテクチャーであるPCIエキスプレスの開発を促した。

PCIバス互換のシステム構成

　PCIエキスプレスの物理的な伝送技術は、LVDS＊による高速シリアル・リンクである。データリンクは、小振幅差動電圧を使う2本の信号経路（送信方向と受信方向の差動信号ペア）と、定電流ライン・ドライバーで構成される。電圧振幅が小さいので、低雑音かつ低消費電力である。差動信号ペア当たりのデータ転送速度は2.5Gビット/秒。このデータ転送速度は、半導体製造技術の進歩によって将来は10Gビット/秒にまで上がると期待されている。
　データ転送速度を上げるためには、差動信号ペアの数を増やす。送信と受信の差動信号ペアで構成される最小単位を「レーン」と呼び、このレーンを増やすことによって要求性能の増大に応える。PCIエキスプレスの規格仕様では、1レーン、2レーン、4レーン、8レーン、16レーンおよび32レーンをサポートする。なお1レーン当たりの実効転送速度は、約200Mバイト/秒（1.6Gビット/秒）となる。符号化処理などのオーバーヘッドがあるため、データ転送速度は2.5Gビット/秒よりも若干低い。
　PCIエキスプレスを採用するシステムのトポロジーに制約はない。ただし一般的には、CPUとホスト・ブリッジ、メモリー、それから複数の入出力デバイスで構成される（図1）。従来の共有バスの代わりを務めるのはスイッチである。スイッチが、各入出力デバイスのエンドポイントとホスト・ブリッジの通信チャンネルを提供する。またスイッチはホスト・ブリッジを経由せずに、エンドポイント間の転送を実行できる。
　こうした独立の相互接続によって、PCIエキスプレスは共有バス・アーキテクチャーよりも高いデータ転送能力を備える。図1では独立したブロックとしてスイッチを示しているものの、実際にはホスト・ブリッジと同じLSIに混載することによってコストを削減できる。入出力デバイスのエンドポイントはPCIエキスプレスだけでなく、既存のPCIバス・ボードにも対応できる。またエンドポイントをPCIエキスプレスとPCIのブリッジに利用し、複数のPCIバス用拡張スロットを接続することが可能である（図1の左端）。
　PCIエキスプレスの通信階層は、トランザクション層とデータリンク層、物理層で構成される。送信側と受信側の両方とも、これらの通信階層を搭載する（図2）。送信側ではトランザクション層とデータリンク層がデータをパケットに分割し、アドレス情報と誤り検出情報、シーケンス情報をデータに追加する。この情報追加によってデータが適切に転送されるようになる。物理層は並列直列変換回路やドライバー回路、インピーダンス整合回路などで構成される。相互接続リンクのレーン数が複数の場合は、物理層はすべてのデータ経路に均等にデータを配分する役割を担う。一方、受信側ではこれら3つの階層がパケットを分解し、オリジナルのデータを取り出す。
　PCIエキスプレスは、PCIシステムのホスト側が搭載している既存のソフトウエアとの互換性を確保している。このため、デバイス・ドライバー・ソフトウエアとオペレーティング・システムを改変することなく、ホストはエンドポイントのデバイスとデータをやり取りできる。
　PCIのホストが搭載するソフトウエアは、初期化や転送の実行などを担う。オペレーティング・システムは初期化中にすべてのエンドポイントを探索し、共有バス・システムのプロトコルを実装しているエンドポイントを見つけ出さなければならない。そして転送の実行中は、PCIエキスプレスの各階層が自動的にデータをパケット化してシリアル・リンクを介して送信し、受信側でデータを再構築する必要がある。もちろん、既存のハードウエアとソフトウエアは変更せずにだ。この透過性（トランスペアレンシー）によって設計者は、既存のボードを残しつつ、システムの中で必要な部分だけについてデータ転送速度を高めることができる。

さまざまな要求に応える

　PCIエキスプレスは、高性能システムが要求するさまざまな仕様に応えるように設計されている。
　例えば高速のシリアル・リンクは、待ち時間の少ないデータ転送を保証する。これは、オーディオやビデオなどのストリーミング・データの転送に必須である アイソクロナス転送＊に向く。またデータ転送速度を上げたいときは、レーン数を最大で32レーンまで拡張できる。さらに、パケットの寸法やデータ・パスを調整することによって信号波形を制御することも可能である。パケット伝送であり、しかも接続ピン数が少ないことから、共有バス・アーキテクチャーよりも 活線挿抜（ホットスワップ）＊が容易になる。
　PCIエキスプレスは拡張規格として、通信分野の組み込みシステム用に「Advanced Switching（アドバンスド・スイッチング）」を用意する。アドバンスド・スイッチング規格はまもなくリリースされる。この規格は、動的ルーティング処理や複数プロトコル実装、高可用性アプリケーションなどをサポートする。アドバンスド・スイッチングのアーキテクチャーはPCIエキスプレスとは違い、ピア・ツー・ピアである。このため、スイッチド・ファブリック＊を管理するマネジャー・ソフトウエアが必要となる。このソフトウエアはデータ経路を構成するほか、ファブリック固有のイベントやエラー・メッセージを取り扱う。
　通信階層で見ると、アドバンスド・スイッチングの物理層とデータリンク層はPCIエキスプレスと同じアーキテクチャーを採用する。しかしトランザクション層は通信分野の組み込み機器に特化している。すなわちトランザクション層は高可用性あるいはピア・ツー・ピア、マルチキャストの転送モードをサポートする。またシステム管理機能、拡張性への対応、ほとんどのネットワーク・プロトコルへの対応などを提供する。
　PCIエキスプレスの機械的な仕様は、PCIバス・ボードと似たフォーム・ファクターである。デスクトップ・パソコンやサーバーなどのメイン・ボードは、標準のPCI拡張スロットと並行してPCIエキスプレスの拡張スロットを搭載することになる。PCIエキスプレスの拡張スロットは1レーンの場合に36ピンである。レーン数の増加に応じてピン数が増える。
　ノート・パソコンやサブノート・パソコンなどには、デスクトップ・パソコンの拡張スロットは使いづらい。別のフォーム・ファクターが必要となる。そこで既存のPCIバスで使われていた拡張ボード「Mini PCI」のPCIエキスプレス版になる「PCIエキスプレス Mini Card」の規格化がPCI-SIGで進行中である。またPCIエキスプレスと互換性のあるPCカード・モジュールとして、PCMCIA＊が「ExpressCard」＊1）規格を発表した（図3）。

ブリッジLSIが登場へ

　PCIエキスプレスのチップ・セットは、まだ市場には出ていない。いくつかの半導体メーカーで開発プロジェクトが進んでいる ＊2）。米インテル社はウエブ・サイトであるインテル・デベロッパー・ネットワークのPCIエキスプレス・アーキテクチャーに関するページ ＊3）で、チップ・セットに関する情報を提供している。
　米テキサス・インスツルメンツ社＊と 米PLXテクノロジー社＊はPCIエキスプレス用LSI開発の先駆者であり、両社は近くブリッジ・デバイスを発表するもようだ。
　米ザイリンクス社＊は、同社のFPGAファミリー「Virtex-II Pro」でPCIエキスプレスのエンドポイント用コアを提供している。なおレーン数は1レーンである。また設計キット「Real-PCIエキスプレス」を販売している。このキットは検証済みのPCIエキスプレス・コア、試作用基板、リファレンス設計、サポート・サービスなどで構成される。価格は2万9000米ドルである。
　また 米アーティサンコンポーネンツ社＊は、PCIエキスプレスの物理層コアを開発中である。レーン数は8レーン。0.13μm技術で製造する半導体に向けた。このコアは、マルチプレクサー/デマルチプレクサー、符号化/復号化回路およびクロック再生回路を内蔵する。

解析システムが入手可能に

　PCIエキスプレス・システムの設計には、開発用の計測・検査装置が欠かせない。コンピューター・システム用検査装置ベンダーである 米CATC社＊は、PCIエキスプレスの検証システムを市販している。このシステム「PETracer ML」は、PCIエキスプレス・リンクの双方向復号化機能とキャプチャー機能を備える（図4）。レーン数としては、8レーン、4レーン、2レーンおよび1レーンに対応する。PCIエキスプレス・システムへの接続には、スロット・インターポーザー・カードあるいはミッドバス・プローブを使う。いずれもPCIエキスプレスのデータ転送に影響を与えない、高インピーダンス・プローブ技術である。
　PETracer MLと同社の解析ソフトウエア「CATC Trace（CATCトレース）」を組み合わせると、取り込んだPCIエキスプレスのトラフィックを処理し、デコードし、解析できる。CATCトレースは、トランザクション層のパケットとデータリンク層のパケット、さらにはPCIエキスプレスのすべてのプリミティブをデコードする機能を備える。詳細な解析のために、パケットの中身を未処理の10ビット・コードとして表示することもできる。
　米アジレント・テクノロジー社＊は、システムLSIテスト・システムである「93000」に、PCIエキスプレスの相互接続用プロトコル解析機能を組み込んだ。93000は、システムLSIのテストに数多く使われているシステムである。
　米カタリスト・エンタープライゼス社＊は、PCIエキスプレスに対応したエキササイザー（信号発生器）「SPX-4E」を販売している。SPX-4Eは4レーンまでのPCIエキスプレス・リンクに信号を入力できる、拡張ボード型のエキササイザーである（図5）。マスターあるいはローカルのメモリー・デバイスとして機能するので、デバイスのエミュレーターとしても使える。メイン・ボードがない状態でもPCIエキスプレス・システムの設計を検証できる。
　PCIエキスプレスは、米インテル社をはじめとする多くのベンダーが支持している高速インターフェース規格である。しかし次世代のインターフェース技術はPCIエキスプレスだけではない。例えば 米アドバンスド・マイクロ・デバイセズ（AMD）社＊が開発した「HyperTransport（ハイパートランスポート）」がある。32ビット幅のデータ経路を1.6GHzと高い周波数で動かす。また 米モトローラ社＊と 米マーキュリー・コンピューター・システムズ社＊はかつて、高速インターフェース技術「RapidIO（ラピッドIO）」のスポンサーとなっていた（下記の 「高性能組み込みシステムにはラピッドIOが向く」を参照）。次に市場で優位となるのがどのインターフェース技術か分からないが、高速のシリアル・リンクであることは間違いない。そしてその次は、光リンクとなるだろう。

高性能組み込みシステムにはラピッドIOが向く

サム・フラー＊A-1）	ラピッドIOトレード・アソシエーション
Sam Fuller	RapidIO Trade Association

　高速インターフェース技術「RapidIO（ラピッドIO）」は、高性能な組み込みシステムが抱える課題を解決できる技術である。
　高性能な組み込みシステムでは現在、データ処理や信号処理などを複数のシステムLSIに分散して実行することが多い。大規模なシステムにおいては、システムLSIは1つの部品に過ぎない。このため、これらのシステムLSIを相互に接続する技術が必要になってくる。こういった事情は、デスクトップ・パソコンとは大きく違う。デスクトップ・パソコンでは比較的簡単な周辺LSIが1個のマイクロプロセッサーを支援する。PCIバスが十分に機能する。
　しかし組み込みシステムのような分散処理システムでは、PCIバスとPCIエキスプレスが採用しているホスト対デバイスという階層的な単一のアドレス空間モデルは、好ましくない制限を加えることになる。
　例えば DSLAM＊システムを見てみよう。このシステムは複数の制御用プロセッサーとネットワーク・プロセッサー、それからDSPを搭載している。制御用、通信用、ストレージ用の各プロセッサーが連携動作することによって SAN＊スイッチの機能を果す。こういったシステムでは、ラピッドIOのピア・ツー・ピア・モデルが優れる。
　ラピッドIOのネットワーク層は、イーサーネットのネットワーク層と似ている。ただし、ラピッドIOではイーサーネットと違い、オーバーヘッドの少ないハードウエアが処理をサポートする。メモリー・マップとメッセージのトランザクション処理を担う。ラピッドIOのピア・ツー・ピア・システムは、CPUにほとんど負担をかけずにリンク当たりで1G～60Gビット/秒のデータ転送を実行できる。
　確実な相互接続と高いデータ転送能力に加え、ラピッドIOは高い信頼性を提供する。ハードウエアで99.999%級の信頼性がある。これは外部記憶装置や通信システムなどでは極めて重要な仕様となる。
　ポイント・ツー・ポイントのスイッチング・ネットワークでは、個々のリンクの要求に応じて物理層インターフェースを最適化しやすい。これに対して共有バス・アーキテクチャーでは、すべてのデバイスを同じパラメーターのインターフェースで動かす必要がある。
　ラピッドIOはポイント・ツー・ポイントの特徴を生かし、さまざまな用途に最適化した物理層を用意できる。またイーサーネットと同様に、MAC＊層や上位プロトコル層を提供する。システム設計者は、通信距離やデータ転送速度、レイテンシー、消費電力などの要求仕様に基づき、各層を調整できる。
　ラピッドIOは比較的成熟した技術である。ラピッドIOの開発グループは1997年に標準化作業を始め、2001年には規格仕様を完成させた。すでにラピッドIOに準拠したマイクロプロセッサー、論理LSI、FPGA、ASICが市場で入手できる。いくつかのベンダーは、ラピッドIOを搭載したボードとシステムを量産中である。
　規格策定団体である「ラピッドIOトレード・アソシエーション」は、ラピッドIO技術を拡張するための作業を現在も継続している。機能を増やしたり、さらに高速な物理層を規定したりする。


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