非同期型回路を見直す、低電力化で同期型より優位に

2003年8月号

非同期型回路を見直す、
低電力化で同期型より優位に

現在、デジタル回路のほとんどは同期型である。一般的にシステム・クロックを利用した同期型の方が非同期型よりも回路設計が容易だからだ。しかしクロック周波数の増大は同期型回路設計における低消費電力設計の手間を著しく増大させている。そこで非同期型回路が見直され始めた。チップ全体の消費電力を抑えられると共に、電源雑音と放射電磁雑音（EMI）も低減できる。（本誌）

アンドリュー・ラインズ*1）
Andrew Lines

米フルクラム・マイクロシステムズ社
Fulcrum Microsystems, Inc.

　半導体チップの消費電力の低減が日増しに難しくなっている。携帯型電子機器は、世代が代わるたびに機能が拡張され、同時に電池動作時間の延長が求められるからだ。すでに超高速の半導体チップ設計においては、電源電圧の分配と放熱がけた外れに難しくなっているため、消費電力が最も重要な制約条件として浮上している。現在、消費電力の低減については、製造プロセス技術の改良と、設計技術の変更という両面から取り組まれている。こうした背景から、非同期型の回路設計を見直すという考えが生まれた。
　携帯型電子機器の設計者は、必ずしも低消費電力化を狙って、非同期型回路の採用を検討しているわけではない。しかし非同期型回路にはもともと、低消費電力化を実現できる能力が備わっているのだ。それもコストがかからない。現在、同期型回路では、消費電力を最適化するために複雑な技術が使われている。非同期型回路は、こうした技術の代替手法になり得る可能性がある。
　非同期型回路の消費電力は、ピーク動作時においては同期型回路と同じである。しかし通常の動作状態では、消費電力を劇的に減らせる可能性がある。これに加えて非同期型回路を用いれば、回路動作に伴う同時スイッチング雑音*や放射電磁雑音（EMI*）に関する問題から解放される。さらに設計手法によっては、連続動作時の消費電力を最適化するために、トランジスタの物理的な特性にバイアスをかけることが非常に簡単になる。

非同期型回路の仕組み

　デジタル回路設計が登場した初期の時代、設計者は非同期型回路と同期型回路の違いにほとんど注意を払っていなかった。しかし現在では、ほとんどの回路が同期型で設計されている。IC設計が複雑になったため、システム・クロックを使うことで開発を単純化する傾向が強まったことが原因と言えるだろう。この結果、同期型回路がデジタル回路の主流となった。
　一方、非同期型回路は主流にはなれなかったが、研究開発は米カリフォルニア工科大学*やそのほかの大学、世界中の研究所で進められてきた。これらの研究によって、非同期型チップの性能は同期型チップと競合できる程度まで高められつつある。
　特に最近では、非同期型回路に追い風が吹き始めている。同期クロックの発生回路や、その分配回路が複雑化しているからだ。動作速度が高まり、回路規模が大きくなっていることが直接の原因である。同期クロックを使う設計手法は、かつてはチップ設計を簡略化する効果が大きかった。しかし現在は、クロック設計がチップ設計上で最も困難な問題になっているのだ。
　非同期型ロジックはイベント・ドリブン・ロジック、もしくはセルフタイムド・ロジックとも呼ばれている。いずれもグローバル・クロックを使わずに、シーケンス・メカニズムを使う回路設計方式を指す。グローバル・クロックを使わずにシステムをシーケンス処理するには、クロック信号の代わりに、直前の論理計算で得たデータを次の論理演算のトリガーとして使う。このためシステム内部で発生するイベントの順序を厳密に並べることが要求される。最近の研究によって、非同期型回路内のロジック・ブロック間でデータとタイミング情報をやり取りすることが可能になっている。
　その方式は2つある。1つは「デュアル・レール・エンコーディング」と呼ぶ方式である。これは、2つの信号ラインを使ってデータ・ビットを送る。このためデータの値そのもののほか、ロジックの正当性に関する情報を送ることができる。もう1つは「バンドルド・データ」と呼ぶ方式である。この方式ではデータ・ビットは1本の信号ラインで送る。しかしもう1つの信号ラインを用意して、これを使ってデータ・ビットに対するタイミング情報を送る方式である。なおどちらの方式も、フロー制御のために逆方向のアクノリッジ（応答）信号用ラインを必要とする。
　ドミノ・ロジックを使い、デュアル・レール・エンコーディング方式でデータ・フローをシーケンス化する場合を考える。この場合はパイプライン・メカニズムを使うことで、ドミノ・ロジックでいつ演算して、いつプリチャージするかを制御できる。最も簡単な例を使って説明する（図1）。ある回路が隣接した回路に「0」、もしくは「1」のビットを渡すときは、データ0、もしくはデータ1の配線（データ線）を高レベルに設定する。それから受信側の回路はアクノリッジ信号ラインを高レベルに設定することで、送信側の回路に受信したことを通知する。アクノリッジ信号を受け取った送信側の回路は、データ線を低レベルに戻す。受信側の回路もアクノリッジ信号ラインを低レベルにする。こうして、やり取りが完了する。
　この方式は回路の演算とデータのやり取りを、遅延時間とは無関係に実行できる。すなわち演算は、トランジスタや配線による遅延時間とは無関係に、さらにクロック信号の到着や最大遅延経路からの信号の到着を待つことなく実行できることになる。
　一方、もう1つの実現方式であるバンドルド・データ方式では、データ経路と制御回路との間の予測可能なタイミング情報を使って演算を実行する。

待機時は電力を消費しない

　標準的な同期型ICでは、クロック回路とラッチ回路がチップ全体の30～40％の電力を消費している。チップ内のすべての論理ブロックに、常時クロック信号を供給するということは、これらの論理ブロックが有効な回路動作を行っているかどうかに関係なくエネルギーを消費していることになる。この対策方法として、クロック・ゲーティング*がある。動作していない論理ブロックに対するクロック信号の供給を止めることで消費電力を減らす技術である。この技術は、マイクロプロセッサーのようなフルカスタム設計のチップでは一般的だ。しかしASICの場合は、回路設計が複雑になるため一般的ではない。
　非同期型回路は、回路設計を複雑にすることなく、最小サイズの回路にまで「完ぺき」なクロック・ゲーディングを適用できる。ただしクロック・ゲーティング技術を使えば、あらゆる使用環境で消費電力を抑えられるというのは言い過ぎだ（図2）。
　非同期型ICのハンドシェーキング・プロトコル実行時は、同期クロック型ICのピーク動作時とほぼ同じ電力を消費する。トランジスタ自体で消費する電力を低減しているわけではないからだ。例えば、すべてのトランジスタが動作状態であれば、非同期型チップと同期型チップの消費電力は同程度である。
　非同期型チップは、待機時の消費電力が小さいという特徴がある。この特徴はチップの一部分が部分的に、もしくは間欠的に活性状態になる回路で顕著に現れる。具体的には、プロセッサーやインターフェース回路、マルチバンク構成のメモリーなどである。
　同期型チップの消費電力を減らすもう1つの技術として、データ・ゲーティングがある。これはクロック発生回路ではなく、無駄なデータ経路の回路動作を省くものである。この技術は、条件付き通信を実現する簡単なルーティングを使うことができ、さらにグリッチ・ロジックを使用する必要がなくなる。例えば、同期型ALU*回路では、「サム（sum）」、「シフト（shift）」、「排他的論理和（XOR）」、「比較」といった演算を並列処理し、その後多重化してラッチに出力することは普通に行われている。この計算方法では、4つの演算のうちの3つが不要な場合でも、4つの演算を実行してしまう。この分、消費電力が増える。
　通常、非同期回路では、必要とする演算だけを行うことで消費電力を抑えるために、条件に応じて演算子のルート、もしくはサブユニットと結果をやり取りするルートを決めている。

電源雑音を大幅に低減

　同期型回路における同時スイッチングは雑音の原因になる。この理由はラッチの直前に、電圧がゼロの状態からピークの状態に一気に遷移し、この短期間に電源から電流を引き出すからだ。この電流の不連続性によって、大きな電流サージが発生する。特に最近のCMOS製造技術では、電源電圧が低下しているため、大きな問題になっている。電源を分配する配線の寄生インダクタンスは、電源ラインにリンギングを発生させる。これがグラウンド・バウンスである。
　この問題の対策としては、容量が大きいコンデンサーをチップに配置する方法が一般的だ。コンデンサーを使って電源電圧変動を吸収し、リンギングを許容できるレベルまで抑える。複数のクロック・ドメインを有するシステムLSIでも、異なったドメインのクロックの立ち上がりエッジがすべてそろう可能性がある。この際には最悪ケースの電流スパイクが発生する。いずれにせよ、同期型回路では電源雑音をゼロに抑えることは不可能だ。
　一方、非同期型回路は電流変化をより滑らかにできる。例えば、非同期パイプラインの各段では、前段の位相に対して少しずつ位相をずらしながら演算を行う。このため消費電力は、時間に対して一様に分布することになる。仮に非同期パイプラインに完ぺきなクロック・ゲーティングを適用したとしても、消費電力をゼロからピーク値まで瞬時に変化させることはできない。唯一、空のパイプラインがデータで埋まっていくレイテンシー・サイクルの間だけ消費電力は最大になる。データの供給が止まると、パイプラインの電流が減って消費電力はゼロに戻る。しかしこの動作には、別のレイテンシー・サイクルが必要だ。すなわち急激にゼロに戻るわけではない。このため非同期型回路で発生する電流サージは、同期型回路よりも数けた小さくなる。
　最新の同期型チップは、消費電力が大きいだけでなく、放射電磁雑音も大きい。クロック周波数を基にするマイクロ波が放射されることもある。このマイクロ波は、同じシステム内のほかの素子に影響を与えたり、ひどい場合は少し離れたテレビ受像機の画像を乱すこともある。EMIの規制値を満足するためには、システムを金属製のシールドで囲ってしまう方法がある。しかしこの方法は、システムが重くなるほか、コストもかかる。しかし非同期型回路は、コヒーレント（位相がそろった）な発振回路が存在しないため、放射電磁雑音の発生量は非常に小さい。　　
　同期型回路では、チップの最大消費電力を正確に見積もることも、設計者が取り組まねばならない課題の1つになっている。同期型チップ（バンドルド・データ方式の非同期型チップもそうだが）では、データ・シーケンスが変われば、消費電力の大きさが変化する。例えば同期型バスを使って、すべて0のデータとすべて1のデータを順番に転送する場合の消費電力は、すべて0のデータを定常的に転送する場合に比べて大きくなってしまう。システム設計者に、チップの消費電力のデータを伝える際には、最悪条件での消費電力を厳密に把握しておく必要がある。見積もりを誤ると、チップは過熱してしまい故障を引き起こす可能性がある。
　しかしデュアル・レール・エンコーディング方式の非同期型回路では、データ処理における消費電力はデータの値に依存しない。ほぼ一定である。このため消費電力を簡単に見積もれる。消費電力の変動幅が小さいため、システム設計で考慮すべき最悪条件における消費電力を低くできる。

漏れ電流に対する効果もあり

　携帯型電子機器向け半導体チップでは、電源電圧を下げることで消費電力を低減することが一般的である。こうして電池動作時間を延ばす。消費電力は周波数とスイッチング容量に比例し、電源電圧については2乗に比例する。この関係は、以下の式で表現できる。
　P＝fCV2
　クロック周波数を下げれば、消費電力はそれに比例して減少する。クロック周波数と同時に電源電圧も下げれば、消費電力は電圧減少分の3乗に比例して減らせる。周波数は、おおむね電圧に比例するからだ。
　しかし同期型回路では、電圧を動的に制御するためには、複数のクロック周波数を使わなければならない。このため、厳密なタイミング検証が必要になり、設計が面倒になるといった問題が発生する。具体的には、チップ動作に関する競合が発生するため、タイミングの検証に厳密さが求められるようになる。
　一方、非同期型回路は遅延の影響をほとんど受けない。このためチップを誤動作させる可能性がある競合を発生させることなく、電源電圧を広範囲にわたって動的に調整できる。研究室における評価では、しきい値電圧よりも若干高いVDDから、製造プロセスで決まるパンチ・スルー電圧をかなり下回る電圧の範囲で電源電圧を制御できることが明らかになった。台湾TSMC*の0.18μmプロセスの場合は、電源電圧の制御範囲は0.6～2.7Vである。近い将来、半導体メーカーは、ユーザーが要求する消費電力と動作速度に応じて、電源電圧範囲を調整した非同期型チップを提供できるようになるだろう。
　電源電圧の具体的な制御事例としては、負荷条件に応じて変化させる方法がある。具体的には、ノート・パソコンやPDAの使用時にキーボードを使ってデータを入力しているときは、消費電力を減らすため極めて低い電圧で非同期型プロセッサーを動作させる。一方、強力な演算が必要なアプリケーションを実行する場合は、電池動作時間が犠牲になるが、電源電圧を高めに設定して動作速度を高める。同期型チップでももちろん、複数の電源電圧を使って動作させることは可能だ。しかし非同期型チップはこの機能を、より簡単に実現できる。
　一般に、新しいプロセス技術では、漏れ（リーク）電流による消費電力が増加する。ある報告では、製造プロセスが1世代新しくなるたびに、消費電力は1けた増えると指摘している。漏れ電流に関する問題は、製造プロセス技術の改善で解決できるだろう。例えば、しきい値電圧を2つ用意したトランジスタを使う方法がある。さらに基板電圧にバイアスをかけることで、トランジスタのしきい値電圧を高める方法もある。しかしこれらの改善策はトランジスタの動作速度を低下させるという欠点がある。
　前述のように非同期型回路は遅延の影響をほとんど受けない。このためしきい値電圧といった素子特性が大きく変化しても正常に動作する。加えて、非同期型回路は基板バイアスを動作中に変更しても正常に動作させることが可能だろう。すなわち動作電圧と基板電圧の関連性が乏しい。従って、動作電圧と基板電圧の両方を動的に、しかもきめ細かに制御可能だ。この機能を非同期型回路に導入すれば、携帯型電子機器はその使用状態をモニターしながら、消費電力が最も低くなるように2つの電圧を制御できるようになる。
　最後に、動作速度と消費電力は動作電圧を介してトレード・オフの関係にあることを指摘しておきたい。回路に30％のタイミング余裕があれば、動作速度を30％高められる余地があることになる。同期型回路は、回路の信頼性を高めるため、このタイミング余裕が欠かせない。しかし非同期回路は遅延に敏感でないため、タイミング余裕は必要ない。従って非同期回路では、電源電圧の適応制御を行うことで、希望する性能を維持できる範囲で最小レベルの消費電力に抑えることが可能になる。回路動作が遅い場合は、電源電圧を高めて動作速度を補えばよい。この結果、非同期型回路は同期型回路で必要だったタイミング余裕をほぼゼロできる。
　低消費電力に対する要求は今後ますます高まり、半導体メーカーに対する圧力となるだろう。こうした圧力が次世代半導体チップの市場投入のタイミングに影響を与えることになるはずだ。非同期型回路は、必要なときだけ電力を消費させることで、全体の消費電力を抑える技術である。この結果、現在一般的な同期型回路に比べて消費電力を低減できる。さらに電源雑音と放射電磁雑音を抑えられるというメリットもある。
　非同期型回路が真の実力を発揮できるのは、トランジスタの特性を動的に調整することで、所望の性能を最小限の消費電力で実現する場合である。非同期型回路の採用は、設計技術に関する大きなチャレンジが必要になる。しかし使いこなせば、消費電力に関する問題を解決できるようになるだろう。 END

用語解説 / 会社情報

*1）
アンドリュー・ラインズ（Andrew Lines）氏は、米フルクラム・マイクロシステムズ（Fulcrum Microsystems, Inc.）社の共同創設者で、最高技術責任者（CTO）を務める。同氏は、米カリフォルニア工科大学で約6年間にわたって遅延の影響をあまり受けないVLSI技術の研究に取り組んだ。その後2000年1月、高性能な非同期型システムLSIの開発および事業化を目指してフルクラム・マイクロシステムズ社を共同で設立した。同社のホームページは、http://www.fulcrummicro.com/

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【同時スイッチング雑音】
simultaneous switching noise
並列バスなどで、複数のノードが同時にスイッチングする場合に発生する雑音のこと。同時にスイッチングするノード数が多くなると、電源から引き込む電流量が増えるため雑音のレベルが増す。

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【EMI】
electromagnetic interference
電磁波妨害

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【米カリフォルニア工科大学】
California Institute of Technology
ホームページは、http://www.caltech.edu/。

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【クロック・ゲーティング】
clock gating
消費電力の低減を実現する手法の1つ。回路ブロックごとに、クロック信号の供給を止める。動作させる必要がない回路ブロックへのクロック信号の供給を止めることで、消費電力を減らす。

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【ALU】
arithmetic logic unit
論理演算ユニット

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【TSMC】
Taiwan Semiconductor Manufacturing Company Ltd.
台湾の半導体ファウンドリー企業。ホームページはhttp://www.tsmc.com/。

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