改善進むパワーMOSFET、大電流時代を支える原動力に

2003年8月号

改善進むパワーMOSFET、
大電流時代を支える原動力に

パワーMOSFETの性能改善が急ピッチで進んでいる。シリコン・チップに加えて、パッケージの性能が大幅に向上したからだ。マイクロプロセッサーやDSPの低電圧化と大電流化に対応する。オン抵抗は非常に小さくなり、その値は2m～3mΩまで低減された。もはやプリント基板の配線パターンと変わらない。今後は、オン抵抗の低減では効率をあまり向上できそうにない。プリント基板配線の寄生成分や、ローサイドFETの逆回復特性などにメスを入れる必要が出てきた。

グラハム・プロフェット EDN Europe誌エディター
Graham Prophet

　「大量に消費される民生機器」を目指し、パソコンの市場拡大が本格化し始めた1980年代後半のことである。米インテル社は、マイクロプロセッサーの性能を表す指標としてクロック周波数を選択し、それを強調して宣伝することに決めた。その後、クロック周波数は上昇を続け、今ではGHzの領域に達した。インテル社と米AMD社がクロック周波数競争を繰り広げた結果、パソコンの性能は大きく向上したと言ってよいだろう。

　しかし、徐々にほころびが見え始めている。実際に消費者は、特定のタスクにおいてはクロック周波数以外の指標の方がパソコンの性能に対する寄与度が高いのではないかと認識し始めている。例えば、クロック周波数が高い品種にアップグレードするより、高速のハード・ディスク装置を導入する方がアプリケーションの高速化の度合いは大きい。すでに消費者は、このことを知っている。
　パソコンにおけるこうした状況は、パワーMOSFET*の進歩の過程に似ている。インテル社やAMD社がクロック周波数を宣伝してきたように、パワーMOSFETメーカーはチャンネル抵抗やオン抵抗が低いことを強調してきた。2～3年前までは、パワーMOSFETにおける損失の大部分がI2Rによる導電損失であったためだ。流れる電流が同じであれば、オン抵抗を下げることで変換効率は上昇する。チップ自身で消費する損失が減るからだ。このためパワーMOSFETメーカーは、製造プロセスを改良し、新しいデバイス構造の開発に取り組んだ。この結果、「業界最小のオン抵抗」といううたい文句と共に、新製品が次から次へと発表されるようになったのだ。実際にオン抵抗は目を見張るほど低減された。現在でもオン抵抗の低減競争は続いている。しかしその改善の度合いは次第に小さくなってきている。

電源への要求は日増しに厳しくなる

　マイクロプロセッサーが論理設計の未来を切り開いたように、パワーMOSFETもまた低電圧変換技術を支える原動力になっている。パソコンのマイクロプロセッサーなどに電力を供給するPOL*（point of load）タイプの電圧変換では、すでに2V以下の電圧で80～90Aもの電流を供給することが求められている。2005年までには1Vで130Aもの電力が必要になる見込みだ。
　さらに過渡応答に対する高速化の要求も高まりつつある。マイクロプロセッサー上の大規模な機能ブロックがオン、オフを繰り返すからだ。2005年までにサーバー向けマイクロプロセッサー用VRM*（電圧レギュレーター・モジュール）では、400A/μsの過渡応答特性の実現が必要になる。
　ただし、こうした厳しい特性の実現が求められるVRMは、最先端の「ペンティアム（Pentium）」や「アスロン（Athlon）」に限定される。それでは、要求が厳しくない用途に向けた電源のエンジニアは、この記事を読む必要がないのであろうか。例えば、半導体スイッチを使って電源の経路を制御したいだけであれば、この記事を読む必要はない（pp.54-55の「さらなる集積化は必要か」参照）。
　携帯型電子機器や電池駆動機器の設計に携わっている設計者はどうだろうか。この分野の設計者は、シリコン・プロセス技術の進歩の恩恵を享受している。今回の記事で取り上げるSO-8封止品よりも小型のパッケージに収められた理想的なスイッチを採用しているからだ。しかし、少し乱暴な言い方であるが、最先端を行くペンティアム・プロセッサーに対する要求は、その後にさまざまな電源アプリケーションに浸透していく傾向がある。VRMへの要求や同期整流技術の進歩は、デバイスやパッケージの革新を引き起こす。こうした革新は、まずは低電圧用途向けのデバイスで起こる。しかしVRMが達成した性能は、近い将来、ほかの分野の電源回路にも求められるようになるだろう。

小さいがゼロではない

　これまで半導体メーカーは、パワーMOSFETのオン抵抗を大幅に減らしてきた。これと同時に、パッケージの実装面積低減にも取り組んできた。ある電流容量のパワーMOSFETで比較すると、パッケージの実装面積は大幅に減っている。パッケージ自体の改良や、狭い面積により大きなシリコン・チップ（ダイ）を収める技術、ダイにおける単位面積あたりの電流容量を高める技術を組み合わせることで、パッケージの実装面積削減を実現した。ダイの面積が小さくなれば、スイッチをオンさせるために必要なゲート電荷量は小さくなる傾向にある。ただしダイの面積とゲート電荷量の間には、厳密な関係は存在しない。この関係は、半導体メーカーによって異なり、デバイスの形状に依存する。

　パッケージの実装面積が小さくなっていることは、ユーザーにとって良いニュースであることには違いない。しかし「オン抵抗は決してゼロにはできない」という事実を知れば、決して喜んではいられないはずだ。すなわちデバイスには必ず熱エネルギーが発生する。発生した熱は、除去しなければならない。しかしパッケージの小型化が進んだため、熱は以前よりも小さな面積に局在し、プリント基板やヒートシンクに移動させる作業を複雑なものにしている。
　大手電源メーカーの英ラムダ社*で技術部長を務めるアンディ・スキナー氏は、ユーザーの立場からこう指摘する。「1平方インチの銅板にパワーMOSFETを実装して、ダイの温度がどの程度上昇するかを記載するデータ・シートがある。しかしこんなデータは相手にしていない。そもそもパワーMOSFETは、そんな場所で使うものではないからだ。実際当社では、パワーMOSFETを定格電流の近くで使うことは決してない。効率を高めるためオン抵抗RDS（ON）が低いデバイスを使っており、電流定格はその副産物として付いてくるに過ぎない」（スキナー氏）。
　現在同社は、非絶縁型DC-DCコンバーター「Tarkaシリーズ」を市場に投入している（図1）。この製品は、放熱用と電流拡散用の銅はく層を設けた4層プリント基板を使っており、基板全体の温度上昇のバランスを確保している。

SO-8が電源に広がる

　最近、SO-8パッケージがパワー半導体の分野で注目を集めている。その昔、このパッケージを開発したエンジニアは、パワー半導体のパッケージに使われるとは思ってもみなかっただろう。パワー半導体向けSO-8パッケージの構造は、IC用を意図していたオリジナル版に比べると若干変化している。IC用SO-8パッケージでは、ダイは内部のパッドに接着され、リードフレームとはワイヤ・ボンディングで接続していた。その後に、デバイス全体をモールド封止する。しかしパワー半導体用SO-8では、ダイがリードフレームに直接接着される（図2）。外部との接続には、8本のリード端子をすべて活用する。この端子が、デバイスで発生した熱を逃がす主要な経路となる。現在、SO-8を基本とする新しいパッケージが次々と生まれている。これらはすべて、電気と熱の伝導度を改善したものである。
　放熱効率を大幅に高める最大の改善方法は、リードフレーム直下のモールド樹脂を取り去り、リードフレームの金属部とプリント基板を接触させることである。リードフレームの最下面は、プリント基板にはんだ付けする大きなドレイン電極となる。この結果、金属同士が接触する面積が大きくなり、ダイで発生した熱をプリント基板に逃がしやすくなる。モールド樹脂の除去には、副次的な効果がある。モールド樹脂を取り去った分だけ厚みが減るため、背の低いデバイスを実現できるようになることだ。　
　米ビシェイ・シリコニクス社*が最近投入した製品「PowerPak」は、SO-8改良版の代表例である。このパッケージを採用した「Si7882　DP」は、nチャンネルのパワーMOSFETである。ゲート電荷が小さいことが特徴だ。DC-DCコンバーターなどの高速スイッチング用途に向ける。ゲート電圧が2.5Vの場合のオン抵抗は8mΩ、4.5Vの場合は5.5mΩである。定格電流はそれぞれ18A、22Aである（すなわちダイでの発熱量（I2R）は同じ）。ドレイン・ソース間電圧VDSは12Vである。
　PowerPakの外形寸法は、実装面積は6.5mm×5.5mmと従来のSO-8と同じだが、厚さは1.07mmと薄い。パッケージの底部に設けたドレイン電極は、パッケージ端部に設けた4つの端子と接続されている。ドレイン電極は、パッケージ底部の大部分を占めている。一方のパッケージ端部に設けた端子は、4つのうちの3つがソース電極で、それぞれ並列に接続されている。残りの1つはゲート端子である。
　伊仏合弁のSTマイクロエレクトロニクス社*のデータ・シートは、降圧型DC-DCコンバーターに使う2つのパワーMOSFETの電力損失特性を評価する「経験則」を記載している。データ・シートの注記にあるように、実際のデバイスの動作はそのデバイスが発する熱をどれだけ上手に除去できるかに大きく依存する。現在同社は、「StripFET」技術を採用した第3世代品を投入している。この業界の多くのメーカーは、FETの構造としてトレンチ型を選択している。しかし同社は違う。異なる構造を採用して、現行のデバイスと同等のセル密度を達成した。
　同社の「30V ST25 NH3LL」は、従来のSO-8パッケージ封止品である。ゲート容量は60nCで、オン抵抗は3.5mΩである。このほか同社は「D-Pak」など、SO-8を改良したパッケージを複数開発している。そのうちの1つである「ボンドレスSO-8（BondlessSO-8）」は、リードフレームとソース電極を接続するワイヤを、直接ダイにはんだ付けする銅クリップに置き換えたものだ。さらに「パワーSO-8（PowerSO-8）」はリードフレームをパッケージの外部に露出させて、熱をデバイスの外に逃がせるようにしたものである。
　同社でパワーMOSFETのテクニカル・マーケティング・マネジャーを務めるフィリッポ・ディ・ジオバンニ氏は、「当社は何年かの開発期間を経て、パッケージによるオン抵抗をほとんど無くすことに成功した。具体的には、0.2mΩまで低減した。このデバイスを導電損失が支配的なDC-DCコンバーターのローサイド・スイッチに使うことで、損失を最小に抑えられることを確かめた」という。
　DC-DCコンバーターにおける損失のさらなる低減は、「科学であるが、芸術でもある領域に入りつつある」とディ・ジオバンニ氏は指摘する。なぜならば、パワーMOSFETの組み合わせ、さらにチップ内のレイアウトによっては、損失の原因となる電圧スパイクが生じることがあるからだ。この現象は予測しづらい。
　ルネサステクノロジ*とオランダのフィリップス・セミコンダクターズ社*はいずれも、「LF-Pak」を採用している（図3）。LF-Pakは、パッケージ裏面の大半をドレイン電極が占めている。そして第2のリードフレームの役割を果たすソース電極は、金バンプを使ってダイの表面に接続されている。
　ルネサステクノロジのデータによると、この構造を採用することでチャンネルとケース間の熱抵抗をSO-8の50℃/Wから3℃/Wまで大幅に低減できた、としている。さらに電気抵抗とインダクタンスはSO-8の約半分と小さい。フィリップス・セミコンダクターズ社でパワー・プロダクト・マーケティング・マネジャーを務めるイアン・モールディング氏は、この構造を「ダイをサンドイッチするリードフレーム」と表現している。
　フィリップス・セミコンダクターズ社のパワーMOSFETの中で最も売れているのが、定格オン抵抗が8.2mΩの製品である。この製品は、同期整流*を採用した降圧型DC-DCコンバーターの制御用FETとして使ったときに、ゲート電荷とオン抵抗のバランスが最も良くなるように設計されている。さらに同社は、この設計概念を「μ-TrenchMOS」と呼ぶ小型品にも適用し始めた。例えば、銅製のリードフレームをSOT-23パッケージに使い、高さが低いPOLタイプのDC-DCコンバーター・モジュールを販売している。この製品は、液晶パネルやPCMCIAカードなどに向けたもので、4～5Aの電流を供給できる。モールディング氏によると、こうした小型品ではボンディング・ワイヤの性能が制約条件になり得る、と指摘している。

パッケージの上面からも放熱

　SO-8パッケージの改良に最も徹底して取り組んだのは米インターナショナル・レクティファイアー（IR）社*だろう。同社の「Direct　FET」は、SO-8と実装面積が同じという点だけがSO-8ファミリーと呼べる理由である。外観は全く似ていない。
　DirectFETは、皿を逆さにしたような形状の四角い小型金属容器を使っている（図4）。この容器の対向する端部は、端子まで伸びている。すなわち、これらがFETのドレイン端子を形成することになる。従って金属容器の電位は、ドレイン電極と同じだ。ダイは逆さまにして、ダイの裏面部とパッケージの金属部を直接接続する。ダイの表面に設けたソース端子とゲート端子は、ドレイン端子と同一平面上にある。このため、この3つの端子をプリント基板に設けたパッドに直接にリフローはんだ付けできることになる。なおドレイン端子とプリント基板の接続は、どちらか一方の端子だけでも構わない。ソース端子とゲート端子の配線パターンは、パッケージ端部のドレイン端子がない辺から取り出す。
　IR社のDirectFETプラットフォーム開発担当ディレクターであるアンドリュー・ソウル氏は「はんだパッドの表面とパッケージの両端部（縁）との間隔は0.12mmである。パッケージの縁とプリント基板上のソース/ドレイン用配線とのクリアランスは約1/4mmとなる。このため、このパッケージをリフローはんだ付けする際には、正確なはんだマスクが必要になる」と指摘している。
　金属容器を採用したDirectFETを使うことで、従来とは大きく変わったプリント基板レイアウトが可能になる。ローサイド・スイッチ（Q2）の容器を低インピーダンスの配線パターンとして利用し、ハイサイド・スイッチ（Q1）とインダクターを接続する（図5）。この結果、プリント配線の寄生成分を削減できる。ある回路では、このレイアウトを採用しただけで効率が1％上昇した、とソウル氏はいう。
　金属容器に対して「インピーダンス」という言葉を使ったのは、理由があってのことだ。IR社では、スイッチング周波数が1MHzを超えると配線の寄生成分や表皮効果さえも、レギュレーターやDC-DCコンバーターの性能に大きな影響を与え始めることを示す計測結果を得ているからだ。具体的には、パッケージとプリント基板の配線パターンのインダクタンスが影響を与える。しかし同社は「Direct　FETを使えば、金属容器のインダクタンスが極めて低いため、この問題を解決できる」と主張している。同社は、物理的な原理を使って、パッケージの抵抗やインダクタンスなどの基本的なパラメーターをモデル化し、これを測定によって確かめた。これらのパラメーター測定は、非常に困難な作業である。1nH程度の分解能が必要になるからだ。
　DirectFETは、電源回路技術者に新たな問題を提起する。つまり、こうした新しいパッケージに封止したデバイスを使って、電源回路をどうやって試作するかという問題である。リード端子がついた従来の表面実装型パッケージであれば、はんだ付けツールを使ってプリント基板に実装できる。しかし、前出のボトムレスSO-8やDirectFETなどでは、パッケージの電気的/熱的な振る舞いがデバイスの裏面に作りこんだパッドとプリント基板上に設けたパッドとの接続特性に大きく依存する。従って、リフローはんだ付けが必須である。もしくは、1カ所に集中的に温風を当てられるリフロー・ガンの使用が最低限必要になるだろう。
　IR社では、はんだペーストを印刷する際に、正確なパッド・パターンを形成するために使い捨ての小型ステンシル（はんだマスク）を用意し、DirectFETと共にユーザーへ供給している。このステンシルを使ってプリント基板にはんだペーストを塗り、ステンシルを除去する。その後、FETをピンセット、もしくはマイクロマニピュレーターで搭載してからプリント基板を予熱し、温風をFETに当ててリフローはんだ付けを行う。

FETの接続方法にも注意を要する

　ほとんどの電源メーカーにおいて、プリント基板の熱伝導特性に関しては、すでに十分な改善が行われているだろう。しかし、多くの熱をプリント基板に排出する電子部品の近くに電源回路を配置する可能性もある。この場合は、プリント基板の内層（銅はく）を利用するしかない。ただし金属容器に封入したデバイスであれば、強制空冷や熱伝導性ゲル・マット、ヒート・パイプを使って上面から放熱することが可能になる。こうした対策方法は、モールド・タイプの改良版にも効果はある。しかしモールド・タイプは、デバイス上面とダイの間にエポキシ樹脂があるため、効果はあまり高くない。
　いずれにせよ、半導体スイッチを原因とする損失は、すでに改善が困難なほど低い値に達している。このため今後さらに損失を低減するためには、例えば磁気部品などに注意を向ける必要がある。
　LF-PakやPowerPak、DirectFETなどでは、データ・シートによるとオン抵抗がわずか2m～3 mΩであるダイを封入している。従って、こうしたデバイスとの接続はオン抵抗並みの低い抵抗値にする必要がある。そうしないと、接続による導電損失が非常に大きくなってしまい、デバイス自体の努力が無に帰してしまうからだ。
　パワーMOSFETの小型化は進めば、それだけプリント基板上に新たな空間が生まれる。電源設計者であれば、この空間に周辺の部品を詰め込みたくなるのが普通だろう。例えば、スイッチ回路のソース端子に接続する幅2mmの配線を引き回す空間が見つかったとする。しかしプリント基板上の1オンス*の銅はくは、1平方インチ当たり0.5mΩの抵抗として機能する。従って、この配線の長さを8mmにすると、配線だけでデバイスのオン抵抗と同じ抵抗値になってしまうのだ。
　銅はくの領域は可能な限り大きく、配線長は短く、接続はしっかり行うことが欠かせない。あるいは、プリント基板の少なくとも1つの内層の銅はくをもっと厚くすることが必要になる可能性がある。加えて、層間に大きな電流、もしくは大きな熱が移動する場合はビアの設計を工夫しなければならない。

ローサイドの逆回復時間に注目

　オン抵抗などのほかにも、パワーMOSFETにはキー・パラメーターが存在する。例えば、ゲート・ソース間容量とゲート・ドレイン間容量の比率である。これが効率に影響を与える可能性がある。2つのスイッチング素子の組み合わせに加えて、それらのデバイスのレイアウトさえも上回る影響を与えることがあり得るのだ。しかしこの現象は、導電損失が小さい最新のパワーMOSFETを使って高い効率が得られるようになったいまでは、大きな問題にはならないようだ。それでは損失を減らせる余地は、どこにあるのだろうか。
　米フェアチャイルドセミコンダクター社*では、パッケージ技術の専門家であるジョン・ベンデル氏がローサイドFETの逆回復時間*に注目している。降圧型回路では、2つのスイッチのオン期間とオフ期間の間にオフタイム（デッドタイム）が必要である。適応デッドタイム制御ICを使えば、このパラメーターを調整できる。ほとんどの回路設計では、この制御ICを使ってデッドタイムを最小に抑える調整を行っている。
　フェアチャイルドセミコンダクター社では、ローサイド・スイッチに対して「SyncFET」の使用を提案している。このデバイスはトレンチ型のパワーMOSFETで、ショットキー・ダイオード構造を有している。同社では、FETとダイオードを同じデバイスに作り込み、オン抵抗は多少犠牲にして短い回復時間を実現している（本来であれば、FETに使用するシリコン領域の一部をショットキー・ダイオードに割り当てるため）。
　同社の分析によると、導電損失が支配的なローサイド・スイッチにオン抵抗が大きいデバイスを使うと損失が小さくなるという、直観に反した結果が得られることがあるという。こうした現象が起こる原因を、同社は以下のように推測している。すなわち、スイッチがオフ（FETの寄生ダイオード、もしくは外付けのダイオードを使う）して完全に回復する前に、ハイサイド・スイッチがオンすると短絡状態になるからだという。こうした状況になると、デッドタイムで防止しようとしている貫通電流よりも短い電圧スパイクが発生する。このエネルギーはハイサイド・スイッチで消費され、熱に変わる。
　ベンデル氏は、「この現象は出力電圧が入力電圧に比べて非常に低いときによく見られる。さらにスイッチング周波数が高くなることでFETやショットキー・ダイオードの周辺の寄生インダクタンスが増加して回復電流の発生が遅れたときにもよく起こる」と指摘する。さらに同氏によると「この現象は測定するのが極めて困難である」という。同社では、スパイス（Spice）を使って解析し、この結果をプリント基板の発熱状態を撮影した画像で確認した。実験は、入力電圧が19Vで出力電圧が1.25V、出力電流が12Aのレギュレーターを使った。オン抵抗4.2mΩのFETと外付けのショットキー・ダイオードの代わりに、7mΩのSyncFETを使うことで効率は1％向上し、さらに発熱の画像ではハイサイド・スイッチの温度が下がっていることを確認できた。
　ラムダ社のスキナー氏は、効率のわずかな違いを見つけ出すために熱を撮影するカメラが「不可欠なもの」（同氏）と考えている*1）。オン抵抗の低減幅は次第に小さくなっている。このため、今後は熱を撮影するカメラなどのツールを駆使し、効率を悪化させる2次的な効果や寄生成分の相互作用といった問題を究明する必要があるだろう。 END

さらなる集積化は必要か

　能動デバイスの扱いはますます困難になり、性能を引き出すためには周辺回路の電気的/機械的な細かな設計にまで注意が必要になりつつある。このため新たな問題が生まれている。「最高の性能を達成するために、集積度を高める必要があるのか」という問題である。
　少なくとも現時点では、答えは「ノー」である。ディスクリート部品を使っても、データ・シートに記載された理想に近い結果を得ることができるからだ。しかし現実には、集積度を高めた製品が次第に有力な選択肢になりつつある。例えば、米インターナショナルレクティファイアー社が販売している組み立て済みの電力変換モジュールや、米フェアチャイルドセミコンダクター社が開発中のマルチチップ・パッケージ品や積層チップ品が代表例だ。このほか米オン・セミコンダクター社*なども開発に取り組んでいる。
　今後の製品開発が向かうべき指標の1つに、米モトローラ社*のインテリジェント・ハイサイド・スイッチIC「MC33982」がある。このICは従来からあった「スマート・パワー（smart power）」の概念を取り入れたものだ。現在の製造プロセス技術を導入することで再検討が加えられている。
　かつて、1つのデバイスにインテリジェントな回路と大電力を扱う回路を作り込もうとする試みは、大電力回路で発生する熱に悩まされた。損失が大きいパワー・スイッチの近くに制御回路を配置しなければならないからだ。そこでモトローラ社では、非常にオン抵抗が低い、つまり発熱の非常に少ないパワー・スイッチを実現する新プロセス技術で製造することでこの問題を軽減した。
　MC33982は、オン抵抗が2mΩのスイッチを搭載する。6～27Vの電圧で動作し、連続で60Aまでの電流を出力できる。放熱に関する特性は、最大動作温度やパッケージの熱抵抗とヒート・シンクの熱抵抗から計算して求める。最大電流は接合部（ジャンクション）の温度から決定される。パッケージはリードレスで、外形寸法が12mm×12mm×2mmの小型表面実装タイプである。大電流を外部に流す経路は、パッケージ裏面部の大半を占める端子を利用する。このため電流と熱の問題に対処することが可能になる。出力電流が30A（出力電圧12Vで負荷が400W）のときは、接合部とヒート・シンクの温度差は0.5℃である。
　このICの制御は、SPIバスを介して行う。具体的には、チップのオン/オフやPWMモードの制御、過電流の過電圧の報告、ウオッチドッグ・タイマー機能、スルー・レート制御などを実行できる。さらにプログラム可能な「集積化ヒューズ」機能を内蔵している。この機能はモーターのほか、抵抗性/容量性負荷で使用できる。同社のジャンクリストフ・ボデ氏は、「高密度なTMOS技術を採用することでパワー・スイッチを製造し、25℃で1.7mΩというオン抵抗を達成した」と説明している。このICは、内部接続にワイヤ・ボンディングを使う。ただし複数のワイヤを並列に接続することで大電流動作を可能にした。
　同社はこのICを並列に6個使用して、連続動作時は150A、50ms間におけるピーク動作時は800Aという電流を処理する自動車用のスターター・ソレノイドを構成するデモを行った。ボデ氏は「このICは、電力と熱の伝導にリフローはんだ付けしたパッドを使う。こうしたスタイルは、例えば自動車の電力制御を扱う多くのユーザーには新たな取り組みになる。このため、製造技術として不可欠なはんだ付け技術に移行させる必要性が出てくる」と念を押す。「集積化に向かう傾向が続く限り、当社はパワーMOSFETとアナログ回路の集積化を行うだろう」（ボデ氏）という。しかしボデ氏は、こうしたICにマイコンも集積することについては否定的だ。この理由として同氏は、「将来は、1つのマイコンを使って、複数のスイッチを制御するようになる」ことを挙げている。
　降圧型のDC-DCコンバーターにおいて、実装面積を最小に抑えたいと考えている技術者には、オランダのフィリップス・セミコンダクターズ社が最近製品化した「PIP250」の検討を勧める。このICはシングル・チップの降圧型DC-DCコンバーターである。出力電流が7～15Aの範囲で、入力電圧5Vを出力電圧1～1.3Vに降圧する。集積した機能は、PWM制御回路と駆動回路、制御用FET、同期用FET、ショットキー・ダイオードである。パッケージは外形寸法が10mm×10mm×0.85mmの「HVQFN68」を採用した。このパッケージは、熱特性を改善したプラスチックQFPである。制御信号の接続は、パッケージの4端に設けた端子を使い、電力と熱の伝導にはパッケージ裏面部の大きな領域を利用する。


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