DRAMは、どこへ行く

2003年8月号

DRAMは、どこへ行く

パソコンの主記憶用DRAMを巡る主導権争いは、DDR SDRAMの優位が明らかになった。脱落したラムバスDRAMは、グラフィックス用途で巻き返しを図る。ただしDDR SDRAMから、次期仕様であるDDR-II SDRAMへの移行が円滑に進むかどうかはまだ不透明だ。ラムバスDRAMのほか、新たなメモリー技術がそのすき間を狙う。一方でパソコンのグラフィックス用では、グラフィックスLSIベンダーが特定のDRAMベンダーと提携してカスタム仕様のDRAMを入手している。

ブライアン・ディパート
Brian Dipert

　米EDN誌が以前にDRAMをテーマとした特集記事を掲載してから、3年を超える年月が経過した*1）。DRAMを取り巻く状況の一部は劇的に変化した。パソコン主記憶用DRAMを巡る争いは、DDR* 、SDRAM*優位に大きく傾いた。対立候補である米ラムバス社*のダイレクトRDRAM*を推していた米インテル社*は、ほぼ降参に近い状態にある。同社のパソコン用チップ・セットのロード・マップには、DDR SDRAM対応品が掲載されている。
　しかしDDR SDRAMの第2世代である「DDR-II SDRAM」の普及は、当初の予測よりもずっと遅れた。当初はわずかに普及するだけで短命に終わると見られていた、ピン当たりのデータ転送速度が400Mビット/秒の「DDR-I SDRAM（DDR SDRAMと表記することもある）」をパソコン・メーカーは依然として採用している。皮肉なのはインテル社が過去にラムバス社と組むことになった大きな理由が、標準化団体JEDEC*による規格策定作業の遅さにあったことだ。ラムバス社は最近ではチップ・セット開発企業の台湾SiS社*と提携し、ハイ・エンド・パソコンにおける成功を狙って活動している。
　パソコン以外の機器が主記憶にDRAMを利用するとき、グラニュラリティー*は常に悩みの種だった。今やこのグラニュラリティー問題は、パソコンの主記憶でも起こっている。パソコンのOSがDOSベースからウインドウズNTベースに移行したこと、すなわちウインドウズ98/Meからウインドウズ2000/XPに移行したことは、パソコンの基本構成におけるメモリー容量の緩やかな増大を意味した。ただし、メモリーを大量に消費する用途が不足している状態を埋めるまでには至っていない（図1）。システム性能を向上させるためにシステム・バスの幅をさらに広くすることは、グラニュラリティー問題を悪化させている。このためDRAMメーカーは嫌々ながら、×32ビット構成の製品を開発することになった（p.42の「データ・バスの幅が重要」を参照）。
　半導体産業におけるムーアの法則*から、DRAMはすでに遅れ出している。かつて登場すると言われていた1GビットDRAMは、いったいどうなったのだろうか。読者にとって価格が唯一の判断基準であるのならば、低価格化は良い知らせである。しかしDRAMという「靴」をたった1種類だけ用意するのでは、さまざまな用途という「足」にはもはや合わせられない。
　読者がDRAMに要求する性能は何だろうか。バースト転送を高速に実行することだろうか、通常のデータ転送を高速に実行することだろうか、あるいはその両方だろうか。DRAMメーカーはこういった要求を満たすために、より面積が大きくて電力を消費するセンス・アンプを採用し、メモリー・セル・アレイを複数のバンクに分割して並列に動作させ、内部バスの幅を広げている。SRAMキャッシュを内蔵することもある。読者が低い消費電力を要求するのであれば、DRAMメーカーは何をするだろうか。高速化と同様にメモリー・セル・アレイを複数のバンクに分割するかもしれない。ただしそれは、記憶ノードやセンス・アンプなどの回路をきめ細かく制御して消費電流を抑えるためである。またスイッチング電流と漏れ電流を低く抑えるため、高速化とは異なる技術を使用するだろう。
　読者が特殊な機能を要求する場合はどうだろうか。例えばライト・パー・ビット（1ビット単位の書き込み）やブロック・ライト（ブロック単位の書き込み）のような、グラフィックス用メモリーLSIに搭載されている機能である。米エヌビディア社*のチーフ・アーキテクトであるジョン・モントリム氏はこういった特殊機能について次のように述べる。「私はグラフィックス・コントローラーの設計に長い間、携わってきた。これらの特殊機能はかつては意味があった。しかし現在では、グラフィックス・コントローラーはさまざまな種類のメモリーLSIにできる限り対応しなければならない。例えば最先端ではない、既存のメモリーLSIにも対応する必要がある。このため、もの珍しい機能を追加したくはない。追加したほどの利益は得られないからだ。またグラフィックス応用における要求仕様が変わると、こういった特殊機能は使われなくなることが少なくない。われわれは、データ転送効率の向上に特化することが最も適切なことだと考えている。メモリーLSIにはビットを安価に格納させ、コントローラーにはこれらのビットに高速にアクセスさせ、グラフィックスLSIにグラフィックス関連の操作を実行させるというものだ」*2）。
　モントリム氏の見解はよく聞くものではあるが、必ずしも一般的な見解ではない。例えば、SRAMを使っていたシステムで、SRAMの代わりにDRAMを使おうとする場合は事情が異なる。DRAMは疑似的にSRAMとして振る舞う必要がある。SRAMに似たインターフェースと自動リフレッシュ回路を備えたりする。また場合によっては、ランダム・アクセス時間が長いというDRAMの欠点が問題になることがある。疑似SRAM（SRAMインターフェースを備えたDRAM）では対応できず、もっと別の手法が必要になるだろう。

プロセッサーとの
性能差を埋める

　インテル社がペンティアムIIIプロセッサーの次にペンティアム4プロセッサーを開発して出荷したことで、パソコン・システム内部の速度は大きく変化した。プロセッサーのフロント・サイド・バス（FSB*）周波数は133MHzから400MHzへと向上した。同社はまた、16ビット幅のラムバス・チャンネルを2チャンネル内蔵したチップ・セットを投入してきた。ペンティアムIIIプロセッサー用には「840」、ペンティアム4プロセッサー用には主流のパソコン用チップ・セット「850」とハイ・エンド・パソコン用チップ・セット「860」を供給した。これらのチップ・セットによるDRAMサブシステムの最大データ転送速度は3.2Gバイト/秒であり、ペンティアム4プロセッサーのFSBにおける最大データ転送速度と一致している。
　その後、インテル社が続けて投入した「845」チップ・セットは、クロック周波数133MHzのDDR-I SDRAMによるメモリー・バスを1チャンネルだけサポートする。ピン当たりの最大データ転送速度は266Mビット/秒であり、64ビット幅のチャンネルでもメモリー・サブシステムのデータ転送速度は2.13Gバイト/秒にしかならない。しかしDDR-I SDRAMの価格が低いことが、成功に導いたのである。
　ペンティアム4プロセッサーは動作周波数が2GHzに達すると共に、FSBの周波数を533MHzに上げた。FSBの最大データ転送速度は4.26Gバイト/秒となり、FSBとDDR-I SDRAMサブシステムとの性能差はさらに広がった。DDR-I SDRAMは、ピン当たりの最大データ転送速度が333Mビット/秒のDDR333 SDRAMによって64ビット・バスのデータ転送速度を2.66Gバイト/秒に高めたが、性能差がなくなったわけではない。これに対し、PC1066*のダイレクトRDRAMチャンネルが2チャンネル動くと、FSBと同じ4.26Gバイト/秒のデータ転送速度を提供する。このことがインテル社に、対応チップ・セットである「850E」の量産を促した。
　しかし現在では、90nmの製造技術によるペンティアム4プロセッサーとペンティアム4ジーオン・プロセッサーのFSBは、ピン当たり800Mビット/秒の最大データ転送速度に達した。ダイレクトRDRAMはパソコン主記憶の主役足りえず、DDR-II SDRAMはまだ大量生産には至っていない。この状態でメモリー・サブシステムがパソコン・システムの性能向上を妨げないようにするためには、インテル社はどうするのだろうか。
　インテル社の最新チップ・セットである「865（開発コード名：Canterwood）」と「875（開発コード名：Springdale）」は2003年4～5月に出荷が始まった。ピン当たり400Mビット/秒のDDR-I SDRAM（DDR400-I SDRAM）に対する同社の立場は、かつての「評価中である」という乗り気でない様子から、2003年春のインテル開発者会議における「サポート中である」という明確な支援へと、明らかに変化した。チップ・セットがSDRAM用の64ビット・バスを2チャンネル内蔵することは、ノース・ブリッジのピン数を大きく増やすものの、6.4Gバイト/秒という高い最大データ転送速度をもたらす。同社はメモリー・クロック周波数とプロセッサー内部クロック周波数の差を埋めるために、プロセッサーのオンチップ・キャッシュ容量を増やすことを検討中である（図2）。ジーオン・プロセッサーの次期版である「ノコナ（Nocona）」やペンティアム4プロセッサーの次期版である「プレスコット（Prescott）」は、2次キャッシュの容量を従来の512Kバイトから1Mバイトへと増やす。2004年に登場するとされているジーオン・プロセッサーの改良版「ガラティン（Gallatin）」は、4Mバイトもの3次キャッシュを新たに搭載する予定である。
　865および875チップ・セットと組み合わせるDDR400-I SDRAMは当初、3-4-4のクロック・タイミング仕様で動作する。これはCAS*信号入力からデータ出力までに3クロック、RAS*信号入力からCAS信号入力までに4クロック、RAS信号入力からプリチャージまでに4クロックのレイテンシーがあるという意味である。DDR-I SDRAMでこの動作仕様を達成するため、インテル社はDDR400-I SDRAMの電源電圧仕様を厳しく制限している。それはコアと入出力の電源電圧が共に2.6V±0.1Vというものである。なお、動作速度の低いDDR-I SDRAMの電源電圧仕様は2.5V±0.2Vとやや緩い。また現在の主流であるDDR333-I SDRAM（ピン当たりのデータ転送速度が333Mビット/秒のDDR-I SDRAM）では、タイミング仕様は2.5-3-3であり、レイテンシーはDDR400-I SDRAMよりも短い。このため場合によっては、DDR333-I SDRAMの性能がDDR400-I SDRAMと同等以上になることがある。また価格はDDR　333-I SDRAMの方が低い。
　デスクトップ・パソコンの市場が成熟してきたことから、一部のパソコン関連ベンダーは収益率の高い「オーバークロック・ユーザー」向け製品に力を入れるようになった。オーバークロック・ユーザーとは、規格仕様を超えた電源電圧やクロック周波数でパソコン・システムを動かそうというユーザーのことである。グラフィックス表示のフレーム速度などの性能指標を高めようというのが目的だ。米キングストンテクノロジー社*の「Hyper　X」や米コーセア・メモリー社*の「XMS」などのDRAMモジュールは、こういった市場に向けてタイミング仕様を変え、レイテンシーを短くしている。例えばキングストン社は、ピン当たり速度が333Mビット/秒のPC2700モジュールで2-2-2、同370Mビット/秒のPC3000モジュールで2-2-2、同400Mビット/秒のPC3200モジュールで2-2-2、同434Mビット/秒のPC3500モジュールで2-3-3というタイミング仕様のDRAM搭載DIMM*モジュールを販売中である。これらのモジュールは、放熱性を向上させるためにアルミニウム製のヒート・スプレッダーを内蔵している。
　米アドバンスド・マイクロ・デバイセズ（AMD）社*のx86互換マイクロプロセッサー「アスロン（Athlon）」はどのように変わったか。元々、FSB周波数は200MHzと高く、インテル社のペンティアムIIIプロセッサーを超えていたが、現在ではFSB周波数のトップをインテル社のペンティアム4プロセッサーに奪われている。最近の世代である「Athlon XP」プロセッサーのFSB周波数は333MHzであり、さらには400MHzに達しようとしている。まもなく登場する「Athlon64」プロセッサーは、DRAMコントローラーを内蔵する。チップ・セットによる転送遅延を減らすことによってDRAMとマイクロプロセッサーの間のレイテンシーを最短化するためである。

DDR-IからDDR-IIへの変化

　今後市場に普及するDDR-IIアーキテクチャーのSDRAMは、いくつかの課題を抱えている。これまでと同等以下の消費電力で高い性能をいかにして引き出し、さらには製造歩留りを高めてコストを下げていくかである（図3、表1）。

表1　DDR-I SDRAMとDDR-II SDRAMの比較
項目	DDR-I SDRAM (DDR SDRAM）	DDR-II SDRAM	DDR-IIにおける改良点あるいは備考
パッケージ	66ピンTSOP	60/68/84/92端子BGA	電気的特性を改善すると共に速度を向上
電源電圧	コア2.5V、入出力2.5V	コア1.8V、入出力1.8V	メモリー・システムの消費電力を低減
メモリー容量	64M～1Gビット	256M～4Gビット	実装面積当たりのメモリー容量の向上
内部メモリー・バンク数	4バンク	4バンク	1Gビット以上の品種は8バンク
プリフェッチするワード数（最小の書き込みバースト長）	2ワード	4ワード	コアの速度に依存する割合を減らす。消費電力の低減
ピン当たりの最大データ転送速度（Mビット/秒）	200/266/333/400	400/533/667	高速化
読み出し（リード）レイテンシー	2/2.5/3クロック	CASレイテンシー：2/3/4/5クロック	1/2クロックは内部DRAMロジックの高速化には役立たない
ポステッドCAS動作での付加レイテンシー（AL）	ポステッドCASモードがない	0/1/2/3/4クロックを選択可能	コマンド・バスの効率を向上。サーバー向け
書き込み（ライト）レイテンシー	1クロック	読み出しレイテンシーより1クロック少ない	コマンド・バスの効率を向上。サーバー向け
終端	マザーボード上。終端電圧VTTに並列	オン・チップ終端（DRAMとコントローラーの両方）。オプションでマザーボード上	信号品質を向上させると共に、システム・コストを低減
データ・ストローブ信号	シングル・エンド	差動あるいはシングル・エンド	差動の場合はタイミング余裕を増やす
メモリー・モジュール	184ピンDIMM、バッファーなし、レジスターあり。200ピンSODIMMと172ピンmicro　DIMMも用意。	240ピンDIMM、バッファーなし、レジスターあり。200ピンSODIMMと244ピンminiDIMMも用意。	DIMMの寸法は同じ。SODIMMのピン配置はDDR-IとDDR-IIで同じ
DRAMオフ・チップ・ドライバーの校正	なし	メモリー・コントローラーが設定する	ドライバーの立ち上がり時間と降下時間の調整が目的。広く普及させるつもりはない
チップ・セットのサポート	デスクトップ、ノート、サーバー	デスクトップ、ノート、サーバー	主要なチップ・セット・ベンダーがサポート

　DDR-IからDDR-IIへ移行するときの大きな変更点は、コア部とSSTL*入出力インターフェース部の電源電圧を1.8Vへと下げたことである。またパッケージはDDR-IのTSOPからDDR-IIではBGAに変わる。これはパッケージのインピーダンスを下げることと信号配線長を短くすることが狙いである。なお一部のDDR-I SDRAMは、同じ理由ですでにBGAパッケージを採用している。
　DDR-IIアーキテクチャーでは、アドレスが連続した4ワードをまとめてフェッチする。いわゆる「4nプリフェッチ・モード（4ビット・プリフェッチ）」である。ちなみにDDR-I SDRAMでは「2nプリフェッチ・モード（2ビット・プリフェッチ）」、SDR SDRAMでは「1nプリフェッチ・モード（1ビット・プリフェッチ）」だった。この機能の追加は回路面積を若干増大させることになる。また1Gビット品からは、DDR-II SDRAMはメモリー・バンク数を8バンクとする予定である。既存の製品は4バンク構成だった。
　DDR-IIでは、ポステッドCAS（posted CAS）というモードを用意した。このモードでは、列アドレスをラッチする前のタイミングで、リード・コマンド（読み出しコマンド）とライト・コマンド（書き込みコマンド）をコントローラーがメモリーに送る。コマンド・バスにおける衝突の危険性が減少すると共に、データ・バスの利用効率が高まる。
　さらに、DDR-IIでは終端抵抗をチップに内蔵した。メモリー・コントローラーが各DRAMの終端抵抗をオン/オフできるので、信号反射を抑えられる。またオフ・チップ・ドライバーの出力インピーダンスを調整する機能を設けた。データ・ストローブ信号とデータ信号のスキューを減らしたり、差動データ・ストローブ信号の対称性を高めたりできる。
　DDR-II SDRAMではまたオプションとして、差動のデータ・ストローブ信号とリード・マイナス1サイクルのライト・レイテンシーをサポートする。これらは負荷の重いハイ・エンド・ワークステーションやハイ・エンド・サーバーなどに向けた仕様である。なおDDR-Iではライト・レイテンシーは1サイクルに固定されている。
　メモリー・モジュール（DIMM）の外形寸法はDDR-Iと同じである。ただしピン数とピン配置を変更し、電源電圧の安定性を高めている。ピン数はDDR-Iの184ピンからDDR-IIでは240ピンに増やす。これで接地ピンの数を3倍に増強する。ピン・ピッチは当然縮まる。また、マザーボードの配線レイアウトを変更する必要がある。バッファーなしDIMMを接続できる数が2枚に減るからだ。DDR-Iでは4枚のバッファーなしDIMMを接続できた。
　インテル社がDDR400-I SDRAMの支援へと方向転換したのは、FSBのピン当たりデータ転送速度が予想よりも早く800Mビット/秒に達したからか、それともDDR-II SDRAMの量産立ち上げが予想よりも遅れたからか。あるいはその両方か。確かな答えはない。またプロセッサーのデータ転送速度にDRAMインターフェースの最大データ転送速度をそろえることにどれほどの市場価値があるのかも、論じられていない。DDR400-Iの性能がどのくらいのものかもあいまいである。従ってDRAMベンダーはタイミング仕様が3-3-3と2.5-3-3のDDR400-IIを販売し、さらには533　MHz対応あるいはそれ以上の動作周波数に対応したDDR SDRAMを長期的に市場に投入することになるだろう。

DDR-IとDDR-IIのすき間を狙う

　DDR-IIアーキテクチャーへの移行に伴い、パッケージやモジュール、チップ設計、テスター、テスト工程などが新しくなる。移行が円滑に進むとは限らない。そこに市場機会があると期待するのが米ケントロン・テクノロジーズ社*である。同社のQBM（クオド・バンド・メモリー：quad-band-memory）技術は、DDR-I SDRAMモジュールにわずかなコストを上乗せするだけで、DDR-II SDRAMモジュールに近い性能を実現するという（図4）。QBMは、伊仏合弁のSTマイクロエレクトロニクス社*のFETスイッチ・アレイと米インテグレーテッド・サーキット・システムズ社*のクロックICを利用して複数のSDR SDRAMあるいはDDR-I SDRAMの出力を切り換え、高速化を図る。台湾のVIAテクノロジーズ社*は同社のチップ・セット「Apollo PT　600」で、オプションとして2チャンネルのQBM対応モジュールをサポートする計画である。同社は以前、NEC（現在はNECエレクトロニクス）が開発して現在は供給停止となったバーチャルチャネルSDRAMをサポートしたことがある。今度はうまく行って欲しいという。
　ラムバス社もまた、DDR-IからDDR-IIへの移行に伴う混乱に期待する。同社の提携先であるSiS社のチップ・セット「R658」は850チップ・セットと同様に2チャンネルのRDRAMインターフェースをサポートする。ただし、PC800およびPC1066に加え、850と違ってPC1200準拠のRDRAMにも対応する。2003年第3四半期に入手可能となる「R659」チップ・セットは、4チャンネルのラムバス・チャンネルを内蔵する。R659とPC1200準拠RDRAMを組み合わせると、最大データ転送速度は9.4Gバイト/秒に達する。DDR SDRAMで同じ速度を実現する場合に比べると、プリント配線基板の配線本数ははるかに少なくて済む。

グラフィックスはさらに高い性能へ

　グラフィックス分野からみると、64ビット幅のバスを200MHzのクロック周波数で動かすDDR SDRAMサブシステムの量産にパソコン・メーカーが苦労するというのは、おかしなことかもれしない。なにしろ、カナダのATIテクノロジーズ社*が販売しているグラフィックス・ボード「Radeon 9800 Pro」は340MHz動作のDDR SDRAMを256ビット・バスに接続して動かし、米エヌビディア社のグラフィックス・ボード「GeForce FX 5800 Ultra」は、500MHz動作のDDR SDRAMを128ビット・バスに接続して動かしているのだから。
　パソコンのグラフィックスとパソコンの主記憶では、メモリーLSIの接続手法が大きく違う。グラフィックスLSIとフレーム・バッファー（メモリーLSI）は、長さが2.5インチ（63.5mm）以下のバスでポイント・ツー・ポイント接続する。一方、主記憶のバスはずっと長い。しかもマルチドロップのバスである。またグラフィックスLSIは、主記憶と違ってモジュール・コネクターのインピーダンス不整合を取り扱う必要がない。
　そしてこれがおそらく最も重要なのだが、標準化作業がないに等しいということである。ほとんどのグラフィックス・ボード・ベンダーは販売とマーケティングに特化しており、エンジニアリングには関わらない。グラフィックスLSIベンダーのリファレンス設計をそのまま量産に利用する。グラフィックスLSIベンダーは製品世代ごとに、特定のメモリーLSIベンダー数社と提携関係を結ぶ。主記憶用よりも性能ばらつきの少ないメモリーLSIを供給してもらうためである。インピーダンスや動作温度範囲、電源電圧範囲などが主記憶用のメモリーLSIとは異なっている。
　グラフィックスLSIベンダーとメモリーLSIベンダーが協力してカスタム仕様のDRAMを開発することもある。例えばATIテクノロジーズ社とエルピーダメモリ*が共同開発した「GDDR2-M SDRAM」だ*3），*4）。ATIテクノロジーズ社のグラフィックスLSI「Mobility Radeon 9600」と組み合わせる。DDR-II SDRAMと異なり、GDDR2-M SDRAMのオン・チップ終端はnMOSトランジスタを介してデータ・バスを接地にプルダウンする。直流電流を引き込まなくして消費電流を抑えるためである。通常のメモリーでは、データ・バスの高レベルと低レベルの中点に終端する。
　GDDR2-M SDRAMは、「Data Inversion Technology」と呼ぶサイクル間での外部バス遷移を減らす雑音低減技術を搭載した。データの読み出し動作中は、1個のデータ・マスク信号が8データ・ビットと対になる。データの書き込み動作中は、32ビットのデータが1個のデータ反転マスク信号と対になる（図5）。
　ただしグラフィックス分野での価格競争は、複数のグラフィックスLSIベンダーと複数のメモリーLSIベンダーによる共通規格の策定を促している。これがGDDR3仕様である。GDDR3仕様では、クロック周波数800MHzでメモリーLSIを動かす。出力はDDR SDRAMの電流ベースのSSTLと違い、GDDR3では電圧ベースの疑似オープン・ドレイン出力を用いる。シングル・エンドの単方向ストローブ信号は、アイドル状態でVDDQ（入出力部の電源電圧）となる。ストローブ信号の分配を容易にするためである。書き込み時にはデータをクロック・ウインドウの中心に配置し、読み出し時はデータをクロック・エッジに一致させる。このタイミング仕様はDDR-II SDRAMと同じである。
　ラムバス社は、次期メモリー・インターフェース技術「イエローストーン（Yellowstone）」*5）でグラフィックス用途や民生用途などを狙う（図6）。イエローストーンは、低電圧振幅で低消費電力の差動信号技術、クロック・エッジごとに8ビットずつデータを転送する技術、2.5psの分解能で遅延時間を制御するデータ転送技術（FlexPhase技術）で構成される。FlexPhase技術はプリント配線基板の配線と実装、クロック・スキューを考慮した伝送技術であり、低コストのシステム製造を可能にする。
　イエローストーン技術を採用した最初のDRAM製品*6）は、ピン当たり3.2Gビット/秒の最大データ転送速度で動作する予定である。DRAMベンダーは、ピン当たり6.4Gビット/秒で動く製品も計画している。イエローストーン技術のライセンスは、エルピーダメモリと韓国のサムスン電子、ソニー、東芝が許諾を受けた。ソニーとソニー・コンピュータエンタテインメント、東芝は、ラムバス社の次期論理LSIインターフェース技術「レッドウッド（Redwood）*7）」のライセンスを許諾されている。レッドウッドが次世代のテレビ・ゲーム機に組み込まれることは、ほぼ確実とみられる。
　RDRAMの弱点としては、通常のDRAMに比べるとランダム・アクセス時のレイテンシーが長いことがある。このことが、パソコン主記憶への普及を阻んできた。米EDN誌が入手できたイエローストーン技術の資料には現在のところ、この問題に対応したかどうかの記述はない。

パソコンが最低価格を決める

　 DRAMを搭載したシステムを設計する技術者の中で、パソコンの主記憶あるいはグラフィックスのサブシステムを担当する設計者の割合は極めて少ない。にもかかわらずなぜ、本誌がパソコンとグラフィックスに向けたDRAMを論じるのだろうか。それは、金額ベースでみるとこれらの用途が最も大きな市場だからだ。これらの用途に向けたDRAMの販売価格が、最も低くなりやすい。価格はしばしば、メモリーLSIを選択するときに最も重要な要素となる。
　ただし、時には特定の仕様が問題となって通常のDRAMを採用できないことがある。例えば不連続の読み出しと書き込みが起こるので、より短いランダム・アクセス時間を必要する場合だ。また動作時の消費電流がさらに低くなければならなかったり、アドレスを多重化していないメモリーLSIを必要とする場合がある。パソコン市場の成長が鈍化するにつれ、DRAMベンダーはこういった要求にも対応せざるを得なくなりつつある。 END

データ・バスの幅が重要

　米シスコシステムズ社*のライン・カード・アーキテクトであるウィル・イーサートン氏は2002年秋に開催された「Denali Memcon」*会議において、DRAMユーザー、すなわちパソコン設計者とパソコン以外の機器設計者が直面しているグラニュラリティー問題について講演した。「Show Me the Bandwidth」と題したこの講演で同氏は、ECCを含む×36ビット構成（36ビット幅）の400MHz動作512MビットDDR SDRAMを供給して欲しいと訴えた。この主張は、ASICのピン数を減らし、実装基板の部品点数を少なくしたいとの狙いに基づく。応用例の詳細を示し、このようなDRAMの必要性を説明した。
　パケット・バッファーの設計で、各パケットは2個のバッファーを必要とするとイーサートン氏は仮定した。さらに、メモリー・サブシステムは10Gビット/秒のパケット転送速度を確保しなければならないとした。パケット・バッファーに要求される深さの計算には、ホストからホストへ戻ってくるまでの往復時間とデータ転送速度の積がバッファー容量になるというよく知られた計算式を用いた。往復時間を200msと仮定すると、パケット・バッファーの容量は約256Mバイトとなる。
　次にバッファー・メモリーに必要とされるデータ転送速度を求めた。まず、先述の10Gビット/秒を4倍した。各パケットをキューに2度、入出力する時間を考慮したからである。それから量子化やバンク衝突などの転送効率を下げる効果に配慮してさらに2倍にした。すなわち80Gビット/秒となる。
　80Gビット/秒のデータ転送速度をサポートするため、当初は18ビット幅（ECCを除くと16ビット幅）のDDR SDRAMで256Mバイトのバッファーを実現しようとした。動作周波数は133MHzなのでピン当たりの速度は266Mビット/秒となる。必要なSDRAMチップ数は18.8チップに達する。一方、256Mバイトの深さを実現するには、256MビットSDRAMが8チップあればよい。両者には大きなずれがある。
　次に、36ビット幅（ECCを除くと32ビット幅）の400MHz動作512MビットDDR SDRAMを計算に当てはめた。ピン当たりのデータ転送速度は800Mビット/秒である。必要なチップ数は3.1チップに減少した。実際には4チップ必要となる。256Mバイトの深さを実現するために必要なチップ数は4個である。両者はよく一致しており、しかも16ビット幅のSDRAMを使用する場合に比べてチップ数は1/4に減少する。


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