クロック・ゲーティングを超えて

　「消費電力を減らして欲しい」。この要求は以前から、携帯型電子機器メーカーなどから出されていた。マイクロプロセッサーやASSP*などの半導体メーカーは、「クロック・ゲーティング」と呼ぶ技術を採用することで、こうした要求に応えてきた。クロック・ゲーティング技術を使えば、不要な周辺回路や、オンチップ・メモリーの一部のブロック、さらにアイドル期間中にはプロセッサー自体を一時的に止められる。
　アーム社とナショナル セミコンダクター社の目標は高い。クロック・ゲーティング技術を上回る効果が得られる消費電力削減技術の開発に取り組む考えだ。すなわち周波数と電源電圧、漏れ（リーク）電流をインテリジェントに制御する技術である。
　一般的に、周波数と電源電圧の両方を同時に制御すれば、ある時間における消費電力と、エネルギーの総消費量の両方を減らせる。しかし周波数を低下させただけでは、消費電力をリニアに減らすことしかできない。実はあるタスクを完了するために必要なエネルギーの総消費量は減らせていないのだ。周波数を低減する技術を否定するわけではない。しかし、タスクの実行が遅くなったり、ほかのタスクに悪影響を与えることもある。
　低い周波数で動作させることができるなら、低い電源電圧でも動作させることができる。低い電圧で動作させるメリットは大きい。電圧は、消費電力に対して2乗の効果があるからだ。現在、周波数と電圧を制御する消費電力削減技術のほとんどは、電圧は開ループ方式で供給されている。チップ内部からフィードバックする技術はない。
　米AMD社*や米インテル社*、米トランスメタ社*は、クロック・ゲーティングに加えて、開ループ方式の周波数/電圧制御方式を採用することで、消費電力の削減に関して良い結果を得ている。インテル社では「PXA250」にこの手法を採用した。作業の負荷と周辺機能の動作状況に応じて、周波数と電圧共に数段階で切り替えられるようにしている。さらに同社は「IA-32」チップに対しては、電池のエネルギー容量を節約するために、周波数と電圧のいずれも2段階で切り替えられる「SpeedStep」技術を用いている。
　トランスメタ社は、「Crusoe（クルーソー）」に「LongRun」技術を採用した。この技術は、周波数と電圧の両方を多段で切り替えることが特徴である。多数の周波数と電圧を表形式で関連づけたデータを元に、切り替えを行う。切り替えの段数が少ない場合に比べて、プロセッサーの作業負荷変化に追随しやすくなる。AMD社はトランスメタ社の技術に似た「PowerNow!」技術を採用している。
　しかしこうした技術には、克服すべき問題がいくつか残っている。システム・クロックを参照すれば、正確な動作周波数をチップに供給できる。さらに高性能な電源を使えば、信頼できる正確な電圧を印加できる。しかし、動作周波数を決めるために信頼に足るデータがあったとしても、その動作周波数でアプリケーションを実行できることを保証するために、ある幅のガードバンド（余裕度）が必要だ。
　電圧についても同様である。特に開ループ方式で制御した電源では、チップ内部のすべてのポイントで適切な電圧が供給されていることを保証するため、かなり広いガードバンドを設けなければならない。このガードバンドには、IRドロップによる電圧降下や、製造時のばらつきはもちろんのこと、すべての予見可能な環境下でチップの動作を保証できるような幅が求められる。従って、電圧のガードバンドを定義するには、チップを製造したプロセスに関するノウハウが必要になる。
　最近、漏れ（リーク）電流が消費電力のかなりの部分を占めるようになってきた。最小加工寸法130nm以下のプロセスでチップが製造されるようになると、マイクロプロセッサーの消費電力のうち約20％を漏れ電流が占めるようになるだろう。クロック・ゲーティングや周波数/電圧の調整では、もはや十分ではない。分離した「電源ドメイン」を設けて、制御することが重要になる。
　誤解を避けるために言葉を定義しておく。マイクロプロセッサー・レポート（MPR）誌は、1つのクロック周波数で制御しているチップ上の領域を「周波数ドメイン」と呼んでいる。同様に、電圧ドメインは同じ電圧を供給している領域と定義している。「電源ドメイン」は、チップ上の漏れ電流を最小にするために、電源の供給を止めることができる領域を指す。チップ上の各領域は、1つ、もしくは複数のドメインに属することができる。

　アーム社とナショナル セミコンダクター社の共同プロジェクトでは、エネルギー消費に関する3段階の問題に対処できる、回路とソフトウエア、ツール群を開発することを目的としている。第1の段階は、周波数と作業負荷を整合させるという、一見ありふれた問題を解決することだ。第2の段階は、電圧ガードバンドの幅を狭めるため、プロセスのばらつきや動作温度の変化に対応できる最低電圧の決定法の開発である。第3の段階は、漏れ電流を最小に抑える電源ドメインの作成を支援する方法の確立である。

　(図1)に両社のコンセプトを表すブロック・ダイアグラムを示す。プロセッサーの作業負荷に合わせて、周波数と電圧を整合させるパワー・マネジメントを実現する。消費電力を低減するアーキテクチャーとして、アーム社が設計したIEM*（インテリジェント・エネルギー・マネジメント）ブロックを採用した。これはハードウエアとソフトウエアから構成されている。システムの作業負荷をモニターし、性能と周波数が適切な値になるように外部に出力する要求を作成する。IEMは、AMBA*バスを介してCPUと接続されている。このためAMBAを利用しているシステムLSIであれば、IEMを追加できる。IEMが作成した要求を元に、APC*（アダプティブ・パワー・コントローラー）が開ループ方式、もしくは閉ループ方式で正確な電源電圧に設定する。APCはクロック管理ユニットにも接続されており、クロック周波数の変更も実行できる。
　APCはHPM*（ハードウエア性能モニター）から、より高いクロック周波数に設定する必要がある際にコマンドを受け取る。この結果、CPUコアのほか、オンチップのキャッシュ・メモリーや、周辺機能に新しいクロック周波数を供給できるようになる。HPMは、外部のスイッチング電源やPowerWise（パワーワイズ）技術に準拠したパワー・マネジメント・チップと接続してある。HPMが新しい電圧レベルを要求すると、外部の電源チップが高い精度で電圧を調整する。HPMは3000ゲートのオンチップ・マクロセルとして実装される。しかしナショナル セミコンダクター社が内部の詳細を秘密にしているため、ほかに明らかになっていることはほんどない。ただしこの件に関しては、動作原理と、使われる電子部品の一部を推測できる背景情報が公開されている。

　電源電圧の最小ガードバンドを定義する際の問題を一言で表現すると、「CPUコアに必要な複数の周波数に、電源電圧が対応できることを保証せよ」ということになる。この問題に対しては、非常に洗練された効率的な解決法がある。
　最も単純な解決法は、すべての周波数においてチップの動作を保証できる十分に高い電圧を、開ループ制御によって供給することである。開ループ制御であれば、すでに使われている技術である。さらに、高いクロック周波数に対応する電圧が定常状態に達するまでの遅延時間を確保するために、HPMをタイマーの代わりに使用できる。この解決法は、どちらかと言えば原始的である。電圧制御を行わない周波数制御だけのパワー・マネジメントに比べれば、消費電力を低減できるだろう。しかし、電力供給先の回路から電源に対してフィードバックする制御を導入した場合に比べれば、消費電力の低減効果は劣る。
　一方で複雑な解決法もある。例えば、1カ所、もしくは複数の場所で電圧を検出し、このアナログ値を電源にフィードバックする方法である。この方法は、一見、魅力的に聞こえるかもしれない。しかしセンサーと、そのアナログ出力は、周りのデジタル回路からの干渉を受けやすい。電圧値が低いコアでは、mVレンジの精度が必要になるだろう。従って最悪の場合、全く動作しない可能性もある。
　そこで、より現実的なフィードバック手法の導入が必要になる。例えば、高い周波数をサポートできる程度の高い電圧に達するまでの遅延時間を測定する手法がある。リング発振器を使えば実現できる。リング発振器の周波数を、周期が既知の2つのクロック信号を使ってデジタル的に測定し、この値を電源へフィードバックする。
　しかしナショナル セミコンダクター社では、別のアプローチにも期待しているようだ。コアが以前に決めた周波数で安定して動作している間に、それよりも高いテスト周波数をHPMに送り、その結果を繰り返しチェックするアプローチである。あるテスト周波数で正しく動作するというレポートをHPMが出力するまで、電圧を階段状に増やして行く。なおレポートはAPCに対してvdd_ok信号を発行する形で行う。
　同社のアプローチは、HPMに内蔵したリング発振器を使う場合よりも、多くの情報を得られる可能性がある。双安定（バイステーブル）や寄生効果に加えて、ホット・スポットさえも検出できるだろう。その結果、チップの広い領域にわたって、チップの状態を解析するために役立つはずだ。テスト周波数を入力した際に返ってくる答えは「GO」、もしくは「NO-GO」である。なお供給電流の要求が変われば、それによってチップの温度上昇や、IRドロップの変化が発生する。そのためHPMにロジック回路を追加して、電圧調整を行う必要がある。外部電源へのフィードバックは、チップ上のローカル・スポットのデータを利用する。従って、最も厳しい電圧条件を測定するために、いくつかのセンサーを使う必要があるだろう。
　IEMとHPM、APCの連携動作によって、製造プロセスやファウンドリー、使用環境条件の違いで発生する問題を回避できる。このため論理合成可能なマイクロプロセッサーを供給するプロセッサー・ベンダーには、この機能は大きな利点となるだろう。一方、垂直統合型の半導体メーカーにも魅力的な機能に映るはずだ。閉ループ制御で電圧を調整できるという特徴を生かせば、性能を改善できるからである。

誰がポリシーを決定するのか

　あるシステムLSIに、ナショナル セミコンダクター社のAVS*（アダプティブ電圧スケーリング）アーキテクチャーと、アーム社のIEMを採用したと仮定する。この次に取り組むべき問題は、各作業負荷に対して適切な動作周波数を設定し、適用することである。
　アーム社の開発者は、IEMにシステム・アーキテクチャー・スタックを導入した。ハードウエアとソフトウエアの両方をサポートできるようにするためである。IEMを構成しているのは、カウンターやタイマー、詳細を公表していないロジック部である。これらを使うことで、作業負荷とプロセッサーの性能をモニターできる。さらにIEMには、未来の行動を予測するために、OSやアプリケーション・ソフトウエアに対応できるアルゴリズムも用意している。

　IEMのパフォーマンス・ポリシー・スタックは、その大部分がソフトウエアで実装されている。このコンセプトを(図2)に示す。このスタックの目的は、ある作業負荷時のエネルギー消費量を最小にする最適解を複数のアルゴリズムを使って導き出すことにある。IEMソフトウエアは、作業負荷とシステム・プロセスによって示唆される、いくつかのアルゴリズムを調査する。そして複数の要求に対応できる最適な制御ポリシーを作成する。このアプローチは、専用コプロセッサーやマルチプロセッサーにも対応できるだけの汎用性を備えている。
　IEMのポリシー・ディスクリプターは、達成すべき性能レベルを示すフィールドと、決定に影響を与えるであろう方法を定義するフィールドからなる。ニーモニック・セットは、1つ1つのリクエストであり、これらを使って関連づけられた性能を記述する。例えば、SET_IFGTというコマンドは、関連づけられた性能を要求するものだ。ただしこの性能は、実行中のプロセスで示唆されるポリシーが要求する最大性能に限定される。
　ポリシーは、作業負荷の実行の軌跡を追うことで記録できる。このため自動的に作成される。しかしアプリケーションのプログラマーやシステム・プロセスから要求を出すことも可能である。最終決定者はOSである。
　アーム社は、性能をモニターするカウンターやタイマーなどをアーキテクチャーの拡張として導入することを賢明にも思いとどまったようだ。この業界はまだ、パワー・マネジメントのポリシー設定アルゴリズムについて学ぶべき点が多い状況にある。2003年1月の時点では、汎用コンピューティングに向けたポリシーの諸特性は、ベータ（β）・レベルという出発点にある。しかしアプリケーション数が多くない上に良く知られたシステム・プロセスを有する携帯電話機には、今でもうまい具合に適合するかもしれない。

電源ドメインが
漏れ電流を減らす

　漏れ電流を減らす最良の方法は、電源を切る方法である。こうした考え方を元にして、電源ドメインを使うアイデアが生まれた。システムLSIで使用しないブロックは、OSの管理下で電源供給を止める。電源ドメインの実装方法は、ボードをホットスワップ*する方法に似ている。従って、特殊なオンチップ・インターフェースが必要になる。

　(図3)は、「ARM926EJ」コアの漏れ電流を制御するために電源ドメインを使った場合のシステムLSI設計例である。この設計では、ARMプロセッサー・コアとキャッシュRAMを電源ドメインとして定義すると同時に、電圧ドメインとしても定義している。プロセッサー・コア（CPUコア）の電源が切られている期間の直後に電源を立ち上げた場合にプロセッサー・コア（CPUコア）の状態を復元するために、状態記憶を備える密結合メモリー（TCMS*）を使う。
　TCMSは、コアとは異なる電源ドメインに属す必要がある。より低い電圧レベルで動かさなければならないからだ。例えば、サスペンド・モードでコアの電源が切断されているときに、データを保持する場合である。ただしTCMSは必要があれば、ARM926EJコアと同じ電圧ドメインに属して、コアと同じ動作周波数と電圧において正常に動作できるようにしておかなければならない。こうした動作を可能にするのがロジック・レベル・クランプ回路である。コアとTCMSの間に入れた。この回路が電源投入時と電源切断時における正常動作を保証する。
　さらにロジック・レベル・クランプ回路は、過大な電流がコアに流れ込むことを防止するためにも使われている。こうしてラッチ・アップの危険性を最小に抑えている。しかしロジック・レベル・クランプ回路には、注意すべき点が1つある。それは電源電圧の遷移期間中は、決まった値に強制する単なるANDゲートであって、アナログ回路における電圧クランプではない、ということである。
　CPUの電源を切断するプロセスは、まずマシン・ステートを保存し、CPUをリセット・モードに置くことから始まる。クロックは止めておく。CPUが不正なロジック・レベルでTCMSメモリーからデータを読み出すことを防ぐためである。
　CPUの電源投入のプロセスは、この逆になる。クロックとインターフェースが使用可能な状態に回復してから、リセット状態から抜け出す。その後CPUは、マシン・ステートの再読み込みを実行するために、正しいTCMSアドレスを示すベクトルを使う。　
　(図3)のシステムLSIは、4つの電圧ドメインを使っている。(1)CPUコアとキャッシュRAM、(2)TCMS、(3)オンチップ・バスと周辺機能、(4)外部ロジックへの入出力インターフェース（I/O）である。CPUとTCMSの2つのドメインには、閉ループ方式を使って電圧を供給している。こうした単純化したアプローチを採用した理由は納得がいくものである。ほとんどの周辺機能は低い周波数と低い電圧で動作し、いくつかの周辺機能は周波数の安定を望むからである。なお入出力インターフェースの電圧レベルは、外部の入出力電圧レベルに関する規格に適合するように、その規格の仕様範囲内に収めなければならない。
　CPUとTCMSのドメインは、この2つのドメインの電圧が異なる場合に対処するために、レベル・シフト・クランプ回路を介してシステム信号とクロック信号を接続している。この回路は、電源ドメインの境界で使うロジック・レベル・クランプ回路とは異なるものだ。レベル・シフト・クランプ回路について付け加えると、AMBAバスへの接続には、動作周波数の変更に対応するためにタイミング調整インターフェースを介する必要がある。　
　IEMは、プログラマー・モデルを実装しており、ポリシー・スタック・ソフトウエアを支援するために動的な性能のモニターを実行する。性能をモニターするハードウエアは、ある時間中に処理された仕事量を見積もるために、CPUが実行したサイクル数をカウントしている。さらにIEMブロックは、目標作業速度の達成に必要な設定値を出力する。

全体をふかんしてみると

　アーム社とナショナル セミコンダクター社の開発者は、固定電圧方式におけるエネルギー消費量に比べて、今回の技術を使えば最大の作業負荷の場合に30％、中程度の作業負荷の場合では60％の改善が可能と見込んでいる。ガードバンドが小さくなったことによるエネルギー低減効果は、設計に依存するが、上記の数字からさらに10〜15％の改善を期待できるはずだ。