アナログ設計の自動化、生産性と品質の両立に挑む

2003年3月号

アナログ設計の自動化、
生産性と品質の
両立に挑む

　アナログ回路設計の自動化は、デジタル回路設計によりもはるかに難しい。このため、アナログ設計はデジタル設計に比べて効率が低くなってしまっている。設計生産性と設計品質の両方で設計者を満足させるアナログ設計ツールはまだない。多くのEDAツール・ベンダーが、この問題の解決に挑んでいる。

ガーベ・モレッティ　
Gabe Moretti

　デジタル回路の設計用に商品化された論理合成*ツールは、設計効率を大幅に向上させた。この技術はデジタル回路の設計効率を高めただけでなく、1990年代における半導体産業の著しい成長をもたらした。
　回路設計において論理合成ツールは、回路記述を自動的に抽象度の低い等価な回路に変換する。この変換を実行するために、論理合成ツールはあらかじめ設計されたセル・ライブラリーを必要とする。セル・ライブラリーとは、基本的な論理機能を論理ゲートの集合体として記述したものである。こうしてデジタル回路設計用論理合成ツールは、RTL*データを論理ゲートで構成した等価回路に変換する。
　これまでは物理的パラメーターの影響が大きくなかったので、デジタル回路の設計者はトランジスタの物理特性をあまり考えずに論理合成ツールを使うことができた。しかし半導体製造技術が微細化したことによって、デジタル回路の設計者でもトランジスタの物理的特性を考慮する必要が出てきた。
　物理合成*ツールには、論理合成ツールを補完する働きがある。設計者は物理合成ツールを使って電気的パラメーターと物理的パラメーターを規定する。そしてこれらの特性をレイアウト・ツールに反映させる。これらのツールは、論理合成ツールよりも使いこなしが難しい。電気的な寄生効果に関する知識や製造技術に関する知識を必要とするからだ。
　論理ゲートの生成や接続をツールが実行するときに考慮すべき物理特性を、設計者が指示する必要がある。最小加工寸法が0.18μm以下の製造技術で実現するデジタル回路の設計には、物理合成ツールが必要なことが多い。物理合成ツールは複雑である。これは設計者がアナログ合成*ツールを使用するときに感じる難しさとほとんど同じだ。
　市場が要求する製品がコンピューター・システムから通信システムに変化すると共に、製品の設計企業は生産性の低下を経験した。デジタル回路に比べてアナログ回路の設計効率を高めることが難しいからである。
　エレクトロニクス業界が成長し続けるためには、アナログ回路の設計効率を高めることが必要だ。アナログ・デジタル混在（ミクスド・シグナル）ICは、機械システムとコンピューター・システムのインターフェースとして働く。さらに、「ユビキタス」な接続性を提供する通信システムなどにとって不可欠なものとなっている。
　過去3年間に、アナログ合成ツールに数多くの新興企業が参入した。しかしこれまで登場したアナログ・デジタル混在合成ツールやアナログ合成ツールは、生産性を高めるための統一的な手法を提供できていない。そこで早くからツールを提供してきたベンダーの多くは、マーケティングの手法を見直しているところだ。

アナログ設計と合成

　アナログ回路の設計はデジタル回路に比べて難しく、時間がかかる。アナログ回路の設計者数はデジタル回路の設計者数よりもずっと少ない。アナログ・デジタル混在回路を設計する機会が多くなるにつれて、生産性の低下が大問題となった。
　アナログ回路の設計者は回路図エディターを駆使して、回路図や部品定数の入力、部品に供給するバイアスの設定などを実行する。続いて設計した回路の動作特性をシミュレーションするために、シミュレーション環境であるテスト・ベンチを整える。さらに、この回路の目標仕様を設定し、シミュレーションを行う。回路の動作が目標を達成できない場合は、必要に応じて回路を修正する。こうして設計目標を満足するまで、この工程を繰り返す。
　アナログ回路のシミュレーションは計算項目が非常に多い。このためデジタル回路のシミュレーションよりもはるかに時間がかかる。検証した回路は、ネットリストにしなければならない。ネットリストをレイアウト・ツールとパラメーター抽出ツールに出力して設計工程を完了させるためである。
　アナログ合成ツールは、設計した回路のシミュレーションや回路の修正などを迅速に行えるようにする。すなわち、設計期間を大幅に節約できるようになる*1）。
　アナログ合成では、論理合成と大きく異なる点がある。論理合成ではセルを使って、論理ゲートを接続した機能ブロックとして回路を記述する。セルは、機能を保持した道具として考えることができ、セル・ライブラリーの中から選択する。セル・ライブラリーは、製造設備や製造技術に固有のものである。しかし、セルは論理ゲートの記述でしかない。従って、トランジスタの特性を表せない。
　一方、アナログ合成にはセル・ライブラリーがほとんどない。トランジスタや基本的な受動部品を1つ1つつないで回路を実現しなければならないからである。
　アナログ合成は、アナログ機能を実現する汎用回路を生成することから始まる。PLL*やA-D変換器、D-A変換器、共振器などである。こうした汎用回路を実現できれば、全体の回路は設計者の意図したパラメーターや目標に近づく。設計過程では、数100～数1000もの実験回路を生成する。
　この方法の利点は、アナログ回路の知識が十分でない設計者でもアナログ・デジタル混在回路におけるアナログ部を設計できることだ。設計者が汎用回路のテンプレートの中から必要なものを選択し、動作条件と適当なプロセス・パラメーターを入力することで、アナログ部を設計できる。
　回路動作を決める物理や電気の法則に関する知識を論理回路の設計者が少しでも備えていれば、設計に役立つ。こういった知識は、多くのデジタル回路の設計者が備えているエレクトロニクスの知見を改めさせることになる。
　アナログ合成ツールの初期の製品は、アナログ機能のテンプレートとテスト・ベンチ生成器、シミュレーター、エバリュエーターを含んでいた。エバリュエーターは、シミュレーション結果が設計目標を達成しているかどうかの検討や、パラメーターを変更して再度シミュレーションを実行するかどうかの評価を行う。ツールを用いてパラメーターを変更する場合には、設計者はモンテ・カルロ法のような乱数アルゴリズムあるいは以前の結果に基づいて最適化した経験則を利用できる。
　アナログ回路設計の生産性向上を目指した多くの製品ファミリーが、市場に出回っている。生産性の問題に対して、初期の製品と同じ機能を搭載したアナログ合成ツールは現在でもある。しかし最近では、IP*単体とIPをユーザーの要求に対して最適化するためのツールを販売するベンダーが出てきた。もう1つの選択肢として、FPAA*（仕様記述型アナログ・アレイ）を使えるようにもなってきた。

アナログ合成ツールを使う

　ツール・ベンダーであるカナダのアナログ・デザイン・オートメーション社*は同社のアナログ合成ツール群である「ジーニアス（Genius）」ファミリーでアナログ設計の問題解決を図った。このツール群は米ケイデンス・デザイン・システムズ社や米メンター・グラフィックス社、米シノプシス社などのアナログ設計環境と統合できる。
　ジーニアスのツール群を統合した同社のアナログ・デジタル混在回路設計環境「クリエイティブ・ジーニアス（Creative Genius）」を使用すると、設計者は最適なシミュレーション・アルゴリズムを検討できる。回路トポロジー*やテスト・ベンチ、プロセス・モデル・ファイルなども得られる。
　アナログ合成には、ライブラリーの中から選択したテンプレートを合成エンジンへの入力に利用する。設計目標を満足するかどうかの検証用に、ユーザーが普段使用しているアナログ回路シミュレーターの出力結果も入力に用いる。なお、このツールでは出力結果として局所パラメーターやグローバル・パラメーターなど4つの項目の中から1つを設計者が選択する*2）。さらにこのツールは結果表示用データベース「エクスプローラー・ジーニアス（Explorer Genius）」形式のデータを生成すると共に、データを保存する。エクスプローラー・ジーニアスは計算結果を可視化する方法を複数備える。従って、どの回路が最適なのかといった最終確認が簡単にできる。
　最終確認が完了したら、最適化した回路はIPとしてユーザー用データベースに保存可能である。この機能によって、ユーザーはアナログ合成ツールが持つテンプレートのライブラリーを強化する。さらにユーザーは、用途別に固有のIPデータベースを開発できるようになる。
　米カーネギー・メロン大学と技術提携している米ネオリニア社*は、アナログ回路やRF回路の設計者が直面している労働集約的な作業の改善に取り組んでいる。具体的には3つの作業がある。1つは、動作仕様を満たすように素子の幅や素子の長さなどを適切な値にして、回路面積と回路トポロジーを調整すること。2つ目は回路トポロジーを物理レイアウトに変換すること。3つ目は回路が設計工程全体として設計ルールと製造技術の制約条件に違反していないかの確認である。
　同社のアナログ回路の面積最適化ツール「ネオサーキット（NeoCircuit）」とRF（無線）向けアナログ回路の面積最適化ツール「ネオサーキットRF（NeoCircuit-RF）」は、アナログ回路を構成する素子の大きさと、素子に印加するバイアス電圧を自動調整する。調整した素子を用いた回路が動作仕様を満たしているかどうかの検証に、ユーザーのアナログ回路シミュレーターを用いる。さらに同社の自動レイアウト・ツール「ネオセル（NeoCell）」は、回路の自動配置配線を実行する。レイアウト設計を完了したら、設計者は寄生素子を考慮したネットリストをネオサーキットやネオサーキットRFを使って検証できる。
　ネオリニア社はケイデンス社と独占販売契約を結んでいる。すなわちケイデンス社はネオセルなどのネオリニア社製品の総代理店である。このため、同社のすべてのツールがケイデンス社の製品と統合されている（図1）。

　アナログ合成の複雑さについては、ネオリニア社による「mファクター」の取り扱いを見ると理解しやすい。ここでmファクターは並列デバイスの個数のことである。しかし、mファクターの計算上の取り扱いを定義する業界標準はない。
　半導体製造の技術文書などでは、しばしばwとl、mの3つのパラメーターで素子を表している。wは素子の幅で、lは素子の長さ、mはmファクターである。こうした文書ではmファクターは乗数として扱うのが一般的だ。
　しかしながら実際の設計現場においてmを乗数として取り扱うかどうかは、設計企業や設計者によるPDK*の設定に大きく依存する。PDKは、回路設計からレイアウトの検証までに設計者が必要とするすべてを含む。具体的には、デバイス・モデルや設計ルール、レイアウト層などの情報がある。
　たいていのPDKは、EDAベンダー固有の情報やツールを備えている。例えばケイデンス社のPDKには同社が「Pcell」と呼ぶ回路図から素子情報を生成するために必要なデータや、「アシュラ（ASSURA）」と呼ぶレイアウト・データと回路図を検証するツールなどを含んでいたりする。
　ユーザーは自分のPDKをネオリニア社のツールで使えるようにするため、設定作業を実行する必要がある。具体的にはネオリニア社のツールの設定ファイルを使って、mファクターが並列素子数とストライプ幅（線幅）、フィンガー数（素子と配線が接続するコンタクト部分の数）の中でどの意味になるかを決める。ストライプの数は素子全体の幅を左右し、素子全体の幅がフィンガー数を決める。
　もう少し具体的にmファクターを説明する。設計者がw/l=800/10とm（ファクター）=√10を使って回路を設計したとする。あるPDKではw/l=80/10の素子を10個使ってw/l=　800/10の機能を実現することになる。ほかのPDKでは、10個のw/l=800/10の素子を意味するので、w/l=8000/10の回路になる。さらに別のPDKでは、素子の幅とは関係なくストライプ幅を規定することになってしまう。
　ネオリニア社のツールは、こうしたmファクターの解釈すべてに対応する。設計したときに使ったツールがmファクターのどの定義を選択したのか知るために、PDKが持つ情報を使う。
　ネオサーキットの設定ファイルは、基本的に設計環境で繰り返し呼び出されるコールバック関数である。例えば、設計者が回路図上でFET*の幅を2倍にすると、ソース領域も2倍になる。設定ファイルにはこの変更が反映される。
　ネオセルの設定ファイルには、素子をどのようにインターリーブするかといった設定や、設計ルール、プロセス・パラメーターなどを格納する。製造技術に固有のルールやレイアウトに固有のルールをすべて含まなければならないため、ネオサーキットのファイルに比べると設定数が多い。

テンプレートに価値を見いだす

　米バルセロナ・デザイン社*は、米スタンフォード大学での研究プロジェクトの結果として設立された。アナログ回路の設計と凸最適化アルゴリズムの相関性を研究するプロジェクトである。同社のチーフ・テクノロジー・オフィサーのマー・ハーシェンソン（Mar Hershenson）氏と同社のチーフ・サイエンティスト兼スタンフォード大学教授のステファン・ボイド（Stephen Boyd）博士がバルセロナ・デザイン社を創立した。
　同社は早い時期に市場に参入し、アナログ合成に関する新しい事業を展開している。同社はインターネットを介してアナログ合成用のテンプレートを提供した。ユーザーは同社のホームページから、LSIチップなどを製造するために必要なデータを受け取れる。具体的には、ユーザーがアンプやデータ変換器などのアナログ回路用テンプレートを選択するなど、必要な条件をホームページに入力する*3）。さらに、バルセロナ・デザイン社と契約しているシリコン・ファウンドリーの中から適当なチップ製造企業を選定する。そしてシリコン・チップの製造に必要なすべてのデータを受け取る。
　当初の同社の事業としては、システム・メーカーがアナログ合成プラットフォームを購入して、イントラネットにこの環境を構築することも可能だった。独自のアナログIP開発システムを作れた。しかしバルセロナ・デザイン社が市場で経験を積むにつれて、同社の経営幹部はテンプレートが貴重な知的財産であることに気が付いた。その結果、同社は事業戦略の軸足をツール・ベンダーからIPベンダーに変更した。
　現在でも、大手のシステム・メーカーはアナログ合成プラットフォームである「プラド（Prado）」のライセンス供与を受けられる。しかし、量産製品の回路に使った同社のテンプレートに対しても料金を支払わなければならない。この新しいビジネス・モデルでは、同社は設計が完了した製品に対しても料金を請求する。このように、顧客の成功に経済的にかかわることで、潜在的な売り上げを伸ばしつつある。従来のEDAベンダーではこのようなことはできなかった。
　さらに同社は従来のIPプロバイダーに対しても独自の優位性を備える。ユーザーは必要なアナログ機能を得るためにIPとアナログ合成プラットフォームの両方を使うからだ。このため同社の事業は、アナログIPだけを販売するほかのベンダーの事業とは差異化している。
　同社のアナログ合成ツール「ミロ（Miro）」ファミリーはCMOS技術で製造するPLL専用である。その最初の製品「CGS18T」は、クロック信号の生成や信号の同期化に必要な性能が高く、フレキシブルなPLLを実現できる。台湾のTSMC（Taiwan Semiconductor Manufacturing Co. Ltd.）の最小加工寸法0.18μmのデジタル回路用CMOS技術に対応する。
　このツールを使うには、設計者はプラドを使用してPLLが満足すべき性能条件を定義する。このパラメーターは製造技術や電圧、温度などの組み合わせであり、49個ある。具体的には、使用する製造技術や入力周波数、周波数の逓倍係数などの回路パラメーターを指定する。さらに、回路面積や消費電力、クロック信号のジッターなどを入力する。
　プラドは、CGS18Tで扱う素子の長さや素子の幅、フィンガー数（同社のmファクター）を自動的に決定する。CGS18Tはループ・フィルターを形成する受動部品の値の算出とリング型発振器（いわゆるVCO）の段数の決定、チャージ・ポンプの電流の計算、回路の配置配線を実行する。
　設計者は回路の特性のチェック（図2）や入力パラメーターの変更などを実行することで、満足する結果が得られるまで設計作業を続けられる。さらにホームページから設計に関するアイデアを無料で閲覧可能だ。ただし、このデータをダウンロードすると課金される。

FPAAを使う

　米モトローラ社から独立した米アナダイム社*は、FPAAとFPAA専用の設計ソフトウエア・ツールを開発した（囲み記事「FPAAで構造的にアナログ合成する」を参照）。
　FPAAのユーザーは、設計ツール「アナダイムデザイナー2（AnadigmDesigner2）」を使ってさまざまなアナログ機能をFPAAに実装する。このツールは「キャム（CAM：configurable analog modules、プログラム可能なアナログ回路ブロック）」と呼ぶライブラリーを搭載している。キャムを使用することによってアナログ回路の設計作業が簡単になる。設計の抽象度がより高くなるからである。キャムには、フィルターや加算回路、差動回路、乗算回路、整流器、発振器などが含まれる。これらの回路の仕様は、ユーザーが定義できる。
　同社の設計環境でユーザーはキャムをドラッグ・アンド・ドロップすることでアナログ回路全体を設計し、シミュレーションできる。すなわち、FPAAのプログラミングと設計検証が行える。
　この設計環境は、時間を関数として使えるシミュレーターを内蔵している。さらに研究室におけるベンチ・テスト作業に似た手順のユーザー・インターフェースを採用している。
　アナダイムデザイナー2は、FPAAの内容を現場で変更する機能をサポートする。回路の設計データをC言語のコード・モジュールに自動変換することによってである。C言語モジュールを利用することによって組み込みシステムの回路をマイクロプロセッサーで変更できる。
　この組み込みシステムを使うと、アナログ機能を制御したり調整したりする命令コードを開発できる。

シミュレーターを検討する

　アナログ合成ツールの目標は、自動的に回路設計を完了し、なおかつユーザーが必要とする仕様と動作を満たした回路を出力することである。この目標に到達するには、できるだけ多くの回路構成とアーキテクチャーをユーザーが利用できることがまず必要だ。目標を達成できるかどうかは、ユーザーが必要とする機能とアナログ合成用テンプレートがどの程度一致しているかに依存するからだ。
　多くのシステム・メーカーは既存の回路の仕様を変更したり、新しい製造技術向けに既存の回路を再設計したりすることで、アナログ回路を再利用しようと考えている。この再利用工程で最も時間のかかる部分が回路シミュレーションである。
　現在、使用されているほとんどのアナログ回路シミュレーターは、米カリフォルニア大学バークレー校が1970年代に開発したスパイス（Spice）*を基にしている。多くの試みがなされたにもかかわらず、スパイスを超える性能で同じくらい精度の高いアナログ回路シミュレーターは開発されなかった。
　最近では、スパイスに比べてシミュレーション時間が大幅に短く、出力の品質はスパイスと同等であると主張するシミュレーターが登場してきた。
　例えば、米ナスダ社*は「HSIM」と呼ぶツールを開発した。このツールのシミュレーション結果はスパイスの結果にほとんど一致する。しかも実行時間は大幅に短い。
　再設計を手作業で行ってから、HSIMのようなシミュレーション時間が短いツールを使って検証を実行する。この検証結果に確証が持てるようになったら、スパイスを基に作成されたシミュレーターで確認するといった使い方もできるようになる。
　ユーザーが再設計の元になる回路に精通していて、プロセス・パラメーターなどを理解しているのであれば、アナログ合成ツールを使用せずにこの手順で再設計工程を完了できる。

既存のツールを改良する

　アナログ設計ツール・ベンダーが提供するテンプレートでは、ユーザーが設計しようとするアナログ回路に合致しないことがある。この場合、ユーザーは回路を初めから設計しなければならない。
　いくつかのスタート・アップ企業は、アナログ回路設計の生産性を高める方法は設計者に既存のツールを改良したものを提供することだと強く考えている。この中の1社が米オーロラ・デザイン・テクノロジーズ社*である。同社は論理合成と同じ手法を使っていてはアナログ合成を実現できず、もし実現できたとしてもアナログ回路の設計者は決してそのようなツールを受け入れないと確信している。
　同社は、アナログ設計ツールに対するユーザーの改善要求がいかに高くても、この要求を満たした製品を開発する技術を有していると考えている。同社の目標は、アナログ設計者のための革新的なEDAツールを開発することである。このツールによって設計サイクルの短縮や創造的な回路設計と生産性の向上を支援する。
　開発中の製品の1つは、回路設計を自動化するツールだ。このツールはアナログ回路シミュレーターと分析モデルのどちらか、あるいは両方を使って素子特性と回路トポロジーを結合する。
　このツールにオプションの回路トポロジー解析ツールを搭載すれば、最適な回路か、あるいは設計要件を満足する最良のオプションの組み合わせを出力できる。アナログ回路の設計者は回路図やレイアウト図面に慣れているので、このツールの出力は可視化して画面表示する。
　2つ目の製品は回路の解析を自動化するツールである。雑音指数や非線形性などのアナログ回路の基本性能に関する解析結果を導出する。標準的なアナログ回路ブロックで比較すると、人手に比べて解析時間を大幅に短縮できる。このツールでは複数の分析機能や可視化機能も提供する。さらに、連続時間系のアナログ回路と離散時間系のアナログ回路の両方を取り扱える。
　この2つのツールは単独でも使用できるし、ケイデンス社などの大手EDAベンダーのツールと組み合わせても使える。
　米シラノバ社*もアナログ回路設計の複雑さに取り組んでいる新興企業の1つだ。LSIの集積規模の急激な拡大は、アナログ設計者の忙しさを殺人的なものにしている。アナログ・デジタル混在ICはチップごとにそれぞれ独自のアナログ回路を必要とする。設計者はさらに多くのアナログ回路設計を引き受けなければならない。
　デジタル回路部が製品の投資回収率を決定するので、製品のライフ・サイクルは短くなっている。このため設計者には、より多くのアナログ回路を設計することが求められる。しかし、これに対応するには、アナログ設計者が足りない。
　同社はアナログ回路設計の中で物理的な設計は、完全に自動化するにはあまりに複雑すぎると考えている。性能が高いアナログ回路レイアウトを実現するためには、直観力や経験、芸術的才能が必要である。これらの能力は自動レイアウト・ツールには望めない。
　自動レイアウト・ツールでは、現状のアナログ回路設計者が直面している生産性の問題を根本的には解決できない。アナログ回路設計者が置かれた状況は、設計生産性と設計品質とのトレード・オフにある。
　設計者は、レイアウトの生成を自動実行するツールだけでなく、対話式でレイアウトを制御して編集するツールを必要としている。シラノバ社は対話型のレイアウト生成を可能にし、アナログ回路における物理的な部分の設計効率を高めるツールを開発中である。END

FPAAで構造的にアナログ合成する

イアン・マクベス* 米アナダイム社
Ian Macbeth Anadigm, Inc.

　合成を使った設計工程やソフトウエアを利用した統合設計環境、抽象度の高い記述法など、システム設計の新しい試みがなされている。しかしこれまで、アナログ回路はこういった試みとは無縁だった。ASIC*で実現するSoC*や顧客が実装した組み込み機器に適用する場合であっても状況は同じである。
　最近の技術革新によって、設計工程にアナログ回路を取り込めるようになった。現在、アナログ回路設計の熟練知識をソフトウエアに組み込む方法として確立できそうなものは2つある。1つは解析により正しい結果を得ようとする「コレクト・バイ・アナリシス（correct-by-analysis）」。もう1つは、構造化設計により正しい結果を得ようとする「コレクト・バイ・コンストラクション（correct-by-construction）」である。

解析しつつ合成する

　SoCでは物理的な解析がマスク・セットのコストを削減するために不可欠である。こうした要求を満たすために、いくつかのEDAベンダーはアナログ・デバイス向けに、高い抽象度の設計データを入力するツールを提供し始めた。このツールはソフトウエアによる最適化と合成機能を備えている。
　この抽象化は、コレクト・バイ・アナリシスに基づいている。設計データの分析的検証はアナログ合成にとって必要不可欠な部分である。高度な対話形式を使うと共に、設計ルールに沿って部品単位で調整しながら回路を作成する。この設計ルールには、回路の設計や修正のために熟練者の設計知識や確率論的アルゴリズム、目標論的アルゴリズムが組み込んである。一般的には、設計した回路が仕様に適合したかどうかといったおおよその結果を導き出すために、アナログ回路シミュレーターを使う。この場合、しばしば手作業よりも実際の回路動作に近い結果が得られる。

構造的に回路を組み立てる

　もう1つの試みとして、プログラム可能なアナログ回路を使用する方法がある。最新世代のFPAA*（仕様記述型アナログ・アレイ）は極めて柔軟性が高い回路である。この回路は、スイッチド・キャパシターを基本とする。このためアナログIC設計に使える。
　FPAAはFPGA*と同じように機能する。すなわち、FPAAは設計を開始してからLSIチップとして製造するまでのコストを抑えられる。実際の設計工程ではコンフィギュレーション用データを使って、検証済みのコンポーネントを組み合わせる。米アナダイム社の製品は、上記の手法に基づく。ソフトウエアを基本としたアナログ機能ビルディング・ブロックや「キャム（CAM：configurable analog modules）」を使う。このキャムは、回路生成と調整を実行するアルゴリズムに向けたルールを内蔵する。
　ユーザーはEDAツールを使用して、ドラッグ・アンド・ドロップ動作を行って回路を組み立てる。検証済みの基本回路とキャムを使う。このため設計工程はコレクト・バイ・コンストラクションで進む。ユーザーはソフトウエア上でこれらを自由に配置する。このようにして回路設計を行う。


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