ANALOG 複数の事業所にまたがる設計チーム 　 　 Tony Gribben, Cadence Design

システムASICの開発では、シリコン・チップをスケジュールどおりに動作させようとすると、アナログ部分に関心の集まることが多い。最近の微細化プロセスでは特にコストと時間がかかる。さらに、リーク電流や寄生抵抗、寄生容量といった物理現象もますます顕著になっている。 　恐らくアナログ回路がもう重要ではないと思われているのだろう。しかも、この難しくてさまざまな訓練を習得するのに何年もかかるためでもあろう。アナログIC設計技術者が足りない。熾烈な競争によって製品の納期短縮が要求されるものの、アナログ回路の設計が納期を決めていることになる。その結果、各社とも、リソースがあるなら世界中からアナログのスペシャリストを集めて設計チームを構成している。 Advertisement 　Cadence Designは、アナログ回路が主体のLSIのカスタム設計には、何年も世界中の設計者を用いてきた。例えば、私はUWB（ultrawideband）通信向けチップを完成させたチームを最近まで指揮していた。この組織では、設計チームを2つに分け、テクニカル・リーダーとプログラム・マネジャー（すべてのプロジェクト管理の全責任者）を任命した。ここスコットランドでは、水晶発振器と低ジッターの高周波PLLを開発した。同時に、米国メリーランドにいる別の部隊は高速折り返し方式ADコンバーターを開発し、米国内の他地域の顧客に向けて高集積LSI設計を管理した。 　この2つのグループは同時に回路ブロックを設計し、設計工程の後半では、並行して高集積チップの設計を準備した。並列作業によって設計工程はストレスが増えたが、製品投入時期に間に合うようにするためには欠かせなかった。異なるデザイン・センターでの正規の勤務時間が重なっていたことが役に立った。センター間で日常的にコミュニケーションするために、勤務時間を定期的に引き伸ばす必要はなかった。白板を共用できるテレビ会議が、回路について議論したり、顧客と一緒に設計を見直すために、優れたメディアとして役立った。 　設計グループは、各地での共同設計を進めるために、実際のステップをいくつかとるべきだろう。世界に張り巡らされた高速ネットワークを用いれば、離れたチーム同士でデータを頻繁に更新できる。われわれは、夜間に、各センターのワーキング・ライブラリーを他のセンターにコピーすることで、いずれのセンターでも完全な最新データベースを入手できるようにした。これによってセンター間で設計を見直すことができ、ブロック間インターフェースの互換性が保証され、高集積チップのレイアウトを行うための情報を提供できた。 　アナログ設計者は、設計が進行するにつれて、さまざまなパラメーターがさまざまな仕様にいかに影響を及ぼすかを理解し始め、多くの関連情報を頭の中に蓄えるようになる。回路開発を時間分割して行うのは、うまくいった場合でも極めて効率が悪く、設計チームはめったにこの方式を採用しない。回路開発はできるだけ並行に行った方がよい。 　アナログ回路の再利用は、既存のアナログIP（intellectual property）の価値を高めるためにも、新しいLSIを設計する場合に利用できるという意味でも、ますます重要になっている。再利用プロセスを改善するために、アナログIPの標準を決めることは有用である。われわれは、「アナログ設計マニュアル」を作成した。これは、開発指針を表しているもので、CADツールの構成やバージョンと、プロセス・データとセル・ライブラリーのバージョンを含んでいる。マニュアルには回路図を描くための形式も掲載しているので、設計者は回路の特徴や、信号のネーミングに関する約束ごとも、容易に理解できる。このため、その信号の名前からその機能に関するできるだけ多くのデータを自動的に得られる。標準は作成と保守に少し手間がかかるが、われわれの経験では非常に有益であった。 　一人のアナログの教祖が芸術的ともいえる手法を使い回路基板を開発していた時代は過ぎ去った。基板上にコンデンサーをあれこれ設置するのではなく、製品はICに依存するようになり、高い性能を要求するようになった今日では、最高性能のシリコンを一発で動作させる確率をできるだけ高めることが重要だ。

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