July 2005

省電力設計が必須となる民生電子機器 90nmテスト設計で、40％の省電力化を実現した新しいイニシアチブ 　 　 Pradeep Chakraborty, EDN Asia/India, Correspondent

現在の民生電子製品の急成長は、ここインドでも世界にとっても、良し悪しといえる。電子エンターテインメント機器と通信機器の大型消費市場の拡大は、業界、特に、装置にICを組み込むさまざまな半導体メーカーに利益をもたらしている。しかし、電力消費に関するかつてないほどの厳しい制約がある中で、限られた電力を使って必要な機能を提供しなければならないことは、設計者にとって至難の業である。 Advertisement 　バッテリ寿命は、携帯機器をユーザーが選択する際に決定的な要因となることがあり、また素子自身の機能も制限される。それにもかかわらず、バッテリの大きさと重量に制約があるため、携帯機器の設計者は、小型で低容量のバッテリで対処することを余儀なくされている。　 　「より多くの処理能力と周辺装置が、これらの小さい素子に詰め込まれるたびに、低消費電力設計に関する問題は拡大していく」と、フル機能のGSM/GPRS電話機をインドで最初に開発したQuasar Innovations社のマネージング・ダイレクターを務めるRamakrishna Dutt氏は述べている。「3G携帯電話機のビデオやマルチメディアなどの新しい技術は、節電システムと従来のバッテリの寿命に関する問題に取り組んできた。今後も、一層効率化することで電力密度の増加を図る傾向は続くだろう。同時に、市場投入までの時間短縮（Time-to-market）を迫られることにより、顧客のシステムに簡単に一体化できる電源を要求する傾向は、今後ますます強くなっていくことが考えられる」（同氏）。 40％の省電力化を実現 　半導体開発現場から節電システムに関する一大ニュースが報じられた。Silicon Design Chain（SDC）イニシアチブを共同で展開する 米Applied Materials社、英ARM社、米Cadence Design Systems社および台湾TSMC社が、最近、90nmリファレンス設計で40％を超える省電化を実現し、シリコンで有効な新しい低電力設計技術を発表した。低電力設計には、「ARM1136JF-Sテストチップ」、「ARM Artisan標準セルライブラリ」とメモリー、「Cadence Encounter設計プラットフォーム」、「TSMC Reference Flow 5.0」を使用した。 　「Silicon Design Chain Initiativeは消費電力の問題解決に取り組んでいる」と、インドCadence Design Systems社のエグゼクティブ・ダイレクターのHimanshu Singh氏は述べている。「放熱はもう一つの重要な問題である。われわれは、90nmで40％の省電力化を達成するシリコンで有効な設計フローを可能にした」。90nmプロセスで、性能と集積化の増大が実現されたが、電力を必要とするプロセスにバッテリ技術が追いつかなかった。SDCイニシアチブは、節電システムの問題に対処する90nmテストプロセスを完了した。 　ARM社は、ワイヤレス用途に幅広く使用されているプロセッサ「ARM1136JF-S」を提供した。このプロジェクトは、パッケージ化したパーツによってRTL設計を網羅した。SDCイニシアチブの目標は、主流の設計フローを提供することであった。このグループは、比較することが目的で、基本設計と低消費電力設計を実行した。ARM社は最終のチップ検証を実施した。SDCイニシアチブは、リーク電力と動的電力の2つの面から電力に対して取り組んだ。省電化できる所は、チップレベルの動的電力消費と、ゲートとサブスレッショルドの電流リークで消費されるリーク電力にあった。 　ARM社のArtisanハードIPライブラリが、リークの大きい高速セルとリークの小さい低速セルを提供した。Cadence社のツールである「Encounter RTL Compiler」による合成で、電力、タイミングおよび面積を同時に最適化し、リーク電流を37％減少させた。さらに、マルチサプライ電圧（MSV）技術により、重要でないブロックの電圧をスケールダウンすることが可能となった。また、同社の「Encounter」によりMSV設計は自動化され、ブロック電圧を1Vから0.8Vに下げることにより、動的電力が36％節約されたと、Singhは述べている。 　オープン・コラボレーションにより、低消費電力設計の問題に対応することができた。SDCイニシアチブのメンバーは、既存のRTLフローの乱れを最小化するSoCの消費電力と性能を最適化する統合節電システム方式を開発した。この簡素化されたアプローチにより、Cadence社のEncounterや、Encounter RTL Compilerなどのツールによる合成や「Encounter CeltIC NDC（nanometer delay calculator）シグナル・インテグリティ解析」および、「VoltageStorm消費電力解析」などの設計インプリメントツールと、ARM社のArtisan標準セルライブラリおよびメモリーを組み合わせている。これには、Cadence社のECSM（effective current source model）フォーマットのサポートも含まれる。 チップの消費電力が上がる 　民生電子機器（CE）で一番求められていることは、複数の機能をSoC設計に集積することであると、米Sequence Design社の製品担当バイスプレジデントのPiyush Sancheti氏は述べている。これによって、CE半導体メーカーは、130nmから本質的に高い集積レベルを持つ90nmプラットフォームに急速に移行せざるを得なくなっている。ただし、集積度が増大することで総消費電力が増加する。特に、リーク電流は、90nmの総消費電力の最大40％を占めることになる。バッテリ寿命に対する懸念により、アクティブ電力とスタンバイ電力の管理も必要となる。90nmでは、既存のチャンネルリーク問題のほか、ゲート酸化膜トンネリング（Gate-oxide-tunneling）リークが大きな問題になっている。トンネリングは、設計の総リーク電力に付加されるデカプリング・キャパシタンス・セルの寄与で発生する取り分け重要な問題である。Cadence社のSingh氏は、SDCイニシアチブがこれらの問題に対処していると主張している。 　「これまで、設計者はアクティブ消費電力を低減するために動作電圧を下げてきた。90nmでは動作電圧はすでに1Vである。それによって、ノイズマージンは非常に小さくなっている。100mVのグリッチは、90nmではチップの動作にとって致命的となる。一方、同じグリッチでも、高い動作電圧では問題にならなかったかもしれない｣と、Sancheti氏は述べる。 　現在、設計者が消費電力についてアーキテクチャ的な見方をしていることに、Sancheti氏は注目している。設計者は、物理的な最適化手法に頼る代わりに、システムレベルで開始してからRTL、ゲートおよびレイアウトと続く設計サイクルの初めに、パワークロージャに重点的に取り組んでいる。「設計フローの各段階で達成できる特定の目標がある」と、同氏は付け加えた。 　「より少なく、さらに少なく」のために「より多く、さらに多く」を実行することは、今日のすべてのCE製品についての「Call of duty（義務履行の要求）」であると、インドInsilica Semiconductors India社のS. Uma Mahesh氏（デザイン・センターおよびシリコン・リアライゼーションのダイレクター）は述べている。より優れた高性能ロジックをさらに微小化するエリアに入れ込むため、節電システムが必要となる。これには、パッケージングや冷却、熱吸収および放熱に対する配慮が必要となる。 ソフトウエアによる省力化 　設計する際に低消費電力コンポーネントを選択し、リーク電流を減少させれば、消費電力を低減する効率的なソフトウエア制御を使用することができる。また「ソフトウエアは、周波数、動作モードおよびピン状態を制御できる」と英Quasar社のDutt氏は述べる。最も効率的な節電システムの仕組みでは、ソフトウエアに応じて必要でないコンポーネントへの電力を停止したり、コンポーネントをスリープモードに移行したりして、素子を構成する各コンポーネントの電源を制御している。 　「3大EDAベンダーは、クロックゲート化、電圧ドメイン、電力を意識したクロック配置（power-aware-clock placement）、ゲートサイジングおよび、デュアルVthの最適化を含む、電力を意識したフィジカル・インプリメンテーションに、重点的に取り組んでいるように思われる）とSancheti氏は言う。 　低電力クロックツリー・インプリメンテーションと、電力重視型の配置・配線などの特定の領域に対応する幾つかの新しい会社が設立された。 　英Sequence社は、節電システム問題に対処するために、アーキテクチャからサインオフまでの設計フローの全段階で、消費電力の解析と最適化に重点的に取り組んでいる。Sequence社は、Cadence社を始め、米Synopsys社および米Magma Design Automation社が供給している既存の合成ツールと配置配線ツールを補完するためのツールを提供しているが、これらのフローの中でも、電力に関する意識を忘れていない。同社は、RTL電力分析と電力削減の分野での第一人者といわれ、物理的レベルで業界屈指の高精度で高速のDVD（dynamic voltage drop）解析用のツールがあることを公言している。さらに同社は、タイミングと信号の完全性を保ったまま、アクティブな電力とリーク電力を同時に減少させる最適化プラットフォームも供給している。 　Sequence社は、パワー・インテグリティ・クロージャの動的な電圧降下の最適化を自動化すると同時に、漏えい電力を最大10倍低減するユニークな電力ゲート化方式を提供する新しい技術を導入している。 　米Insilica社のMahesh氏は、同社の設計がサイズ、性能、ピン数、電力およびパッケージに関した特例を与えられていることに言及。「当社の設計の場合、顧客の要求に従って、形のない概念から始めるなど、どこからでも設計に取りかかることができるので、当社では設立当初から電力問題に対応している」と同氏は言う。 　同氏には、低消費電力設計の自社製品で同社の地位を向上させるという目標がある。「私は、方法論、設計プロセス、EDAツール環境の選択、設計チームのトレーニング、利用可能なあらゆる手段を通したチーム教育を推進して、この目標を達成しようとしている」と、同氏は述べている。

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